SU1128385A1 - Преобразователь дельта-модулированного сигнала в сигнал с импульсно-кодовой модул цией - Google Patents

Abstract

ПРЕОБРАЗОВАТЕЛЬ ДЕЛЬТАМОДУЛИРОВАННОГО СИГНАЛА В СИГНАЛ С ИМПУЛЬСНО-КОДОВОЙ МОДУЛЯЦИЕЙ, содержащий реверсивный счетчик, первый Б-триггер,Р-вход которого соединен с выходом старшего разр да реверсивного счетчика, a вход синхронизациис шиной синхронизации, счетчик и первый логический блок, о т л и ч a ю щ и и с   тем, что, с целью повы-v шени  помехоустойчивости, s него введены второй логический блок, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ и второйD-триггер , вход синхронизации которого соединен с шиной синхронизации, входом синхронизации реверсивного счетчика и входом счетчика, выход кбторого соединен с первьщ входом второго логического блока,,a вход установки в О счетчика - с выходом элемента ИСКЛЮЧАЮЩЕЕ ЙЛИ-НЕ, первый вход которого соединен с выходом первогоD-триггера, a второй вход подключен кD-входу первогоD-триггера и первому входу первого логического блока, второй вход которого соединен с вторым входом второго ло (Л гического блока и выходом второго D-триггера, третий вход первого логического блока соединен с входом устройства и входом управлейи  ревер§ сивного счетчика, a выход - с входом запрета счета реверсивного счетчика и третьим входом второго лоЮ гического блока, выход которого сое00 динен с D-входом второго D-триггера, со сх ел

Description

I Изобретение относитс  к импульсной технике и может быть- использовано в системах обработки и передачи цифровых сигналов, в которых примен етс  дельта-модул ци  (ДМ) и импупьсно-кодова  модул ци  (ИКМ). : Известно устройство дл  преобразовани  ДМ.сигналов в ИКМ, содержаще сумматоры, резисторы, умножители и посто нные запоминающие устройства Недостатком этого устройства  вл етс  невысока  .помехоустойчивость Наиболее близким к изобретению техническим решением  вл етс  уст-. ройство дл  преобразовани  дельтамодулированных сигналов в сигнал с ИКМ, содержащее реверсивный счетчик, D-триггер,D -вход которого соединен выходом старшего разр да реверсивного счет-чика, а вход синхронизации с шиной синхронизации, управл емый делитель частоты, например, счетчик и первый логический блок, а также высокочастотный дельта-модул тор, пр мой и инверсный выходы которого через элементы И подключены к входу управлени  реверсивного счетчика, и генераторы тактовых импульсов 2J Недостатком известного устройства  вл етс  низка  помехоустойчивость, что вызывает изменение уровн  посто нной составл ющей в выходном ИКМ сигнале при возникновении сбоев в ДМ сигнале и приводит к искажению передаваемых сигналов. Это обусловлено тем, что реверсивные счетчики  вл ют с  идеальными интеграторами, вследствие чего они накапливают ошибки. Цель изобретени  - повьппение помехоустойчивости . Цель достигаетс  тем, что в преобразователь дельта-модулированно.го сигнала в сигнал с импульсно-кодовой модул цией, содержащий реверсивный счетчик, первый Б-триггер,Dвход которого соединен с ыходом старшего разр да реверсивного счетчика , а вход синхронизации - с шиной синхронизации, счетчик и первый логический блок, введены второй логический блок, элемент ИСКЛЮЧАЩЕЕ ИЛИ-НЕ и второйD-триггер, вход синхронизации которого соединен с шиной синхронизации, входом синхронизации реверсивного счетчика и входом счетчика , выход которого соединен с первым входом второго логического блока . а вход установки в О счетчика - с 852 выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, первый вход которого соединен с выходом первогоD-триггера, а второй вход подключен к D -входу первогоD-триггера и первому входу первого логического блока, второй вход которого соединен с вторым входом второго логического блока и выходом второго D-триггера, третий вход первого блока соединен с входом устройства и входом управлени  реверсивного счетчика, а выход - с входом запрета счета реверсивного счетчика и третьим входом второго логического блока, выход которого соединен сD -входом второго -триггера. На чертеже представлена функциональна  схема устройства. Устройство содержит реверсивный счетчик 1, вход управлени  которого соединен с входом 2 устройства, вход синхронизации соединен с шиной 3 синхронизации, выходы реверсивного счетчика 1  вл ютс  выходом 4 устройства , счетчик 5, первый и второйDтриггеры 6 и 7, элемент 8 ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, первый и второй логические блоки 9 и 10, причем шина 3 синхронизации соединена с входом счетчика 5 и входами синхронизации первого и второгоD-триггеров 6 и 7, а выход старшего разр да реверсивного счетчика 1 подключен к первому входу первого логического блока. 9, к первому входу элемента 8 ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ и к входу первогоD-триггера 6, выход которого соединен с вторым входом элемента 8 ИСКЛЮЧАЮЩЕЕ ИЖ-НЕ, выход которого подключен к входу установки в О счетчика 5, а выход счетчика 5 - к первому входу второго логического блока 10, вьпсод которого соединен с D-входом второго Dтриггера 7, выход которого подключен к вторым входам первого и второго логических блоков 9 и 10, третий вход первого логического блока 9 подключен к входу 2 устройства, а выход - к входу запрета счета реверсивного счетчика 1 и третьему входу второго логического блока 10. Счетчик 5,D-триггеры 6 и-7, элемент 8 ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, блоки 9 и 10 образуют блок 11 автоматического уменьшени  уровн  посто нной составл ющей в вькодном ИКМ сигнале. Устройство работает .следующим образом .

Входной сигнал в виде ДМ последовательности поступает на вход управлени  реверсивного счетчика 1, который  вл етс  и входом 2 устройства, Реверсивный счетчик 1 может быть любым реверсивным счетчикЬм, который имеет вход управлени  направлением- счета, вход управлени  запрета счета и вход синхронизации, на который с шины 3 синхронизации поступают синхроимпульсы, выходной ИКМ код снимают с выходов реверсивного счетчика 1, которые  вл ютс  выходом 4 устройства.

Вход управлени  запрета счета ре версивного счетчика 1 подключен к вы- . ходу блока 11 автоматического уменьшени  уровн  посто нной составл ющей в выходном ИКМ сигнале. .Работа блока 11 основана на определении того, . измен етс  ли знак (старший разр д реверсивного счетчика 1) выходного ИКМ сигнала в режиме молчани  за период Т /(,, где ц - наименьша  ча стота передаваемого сигнала. Период Т определ етс  коэффициентом пересчета сче.тчика 5, который делит частоту синхроимпульсов. Счетчик 5 может быть счетчиком любого типа требуемой разр дности с выходом дешифрации состо ни  заполнени  и входом установки в О. I

В зависимости от.знака ИКМ сигнала на конец периода Т и от уровн  входного ДМ сигнала блоком 11 автоматического уменьшени  уровн  посто нной составл ющей вырабатьшаетс  дополнительный сигнал, управл ющий работой реверсивного счетчика 1. такой, что в случае, если старший разр д реверсивного счетчика не измен ет своего значени  за период Т, состо ние реверсивного счетчика 1 измен етс  на единицу младшего разр да в сторону уменьшени  посто нной составл ющей. Фиксаци  ИКМ сигнала в двух соседних тактах синхронизации , осуществл етс  первымБ-триггером 6, фиксаци  сигнала с выхода счетчика 5, означающего, что прошел период Т, осуществл етс  вторымD-триггером 7. Оба D-триггера  вл ютс  синхронными D-триггерами, на входы синхрониза .ции которых подаютс  синхроимпульсы с шины 3 синхронизации. Если за пери од Т происходит изменение знака ИКМ сигнала, то элементом 8 ИСКЛЮЧАМЦЕЕ ,ИЛИ--НБ вырабатываетс  сигнал, сбрасывающий в 0. счетчик 5, В этом случае не происходит фиксации вторым D триггером 7 сигнала, сообщающего об истечении периода Т. Сигнал, дополнительно управл ющий работой реверсивного счетчика 1 по входу запрета счета, вырабатываетс  первым логическим блоком 9. Это комбинационное устройство, которое в зависимости от выбранной элементной базы может реализовыватьс  на тех или иныу логических элементах в соответствии с таблицей истинности его работы (табл. 1), где У - выходной сигнал первого логического блока 9, причем нулем закодирован сигнал Счет разрешен , а единицей - Запрет счета XI - сигнал на выходе старшего разр да реверсивного счетчика 1; Х2 сигнал на выходе второго)-тригге- ра 7; ХЗ - входной ДМ сигнал,

Т а б л и ц а 1

Второй логический блок 10 необходим дл  записи во второй)-триггер 7 сигнала с выхода счетчика 5 и установки этого триггера в первоначальное состо ние после того, как реализуетс  функци  по дополнительному управлению реверсивным счетчиком 1, Второй югический блок 10 также  вл етс  комбинационной схемой, реализаци  котооой может быть осуществлена на основе таблицы истинности(табл.2), где У - вьтходной сигнал второго логического блока 10; XI - сигнал с выхода счетчика 5; Х2 - сигнал с выхода второго)-триггера 7; ХЗ - сигиал с выхода первого логического блока 9.

Таблица 2,

О О 1 1 О

О 1 О 1 О

О О

о о 1

продолжение табл.2

о 1 1

1

О 1 О

О 1

Таким образом, введение дополнительного логического блока, второго ) -триггера и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ позвол ет обеспечить в преобразователе ,ЦМ сигнала в сигнал с ИКМ утечку в интеграторе,что повышает помехоустойчивость преобразовател  к сбо м в дельта-модулированном сигнале.

Claims (1)

1. ПРЕОБРАЗОВАТЕЛЬ ДЕЛЬТАМОДУЛИРОВАННОГО СИГНАЛА В СИГНАЛ С ИМПУЛЬСНО-КОДОВОЙ МОДУЛЯЦИЕЙ, содержащий реверсивный счетчик, первый D-триггер,D-вход которого соединён с выходом старшего разряда реверсивного счетчика, а вход синхронизации с шиной синхронизации, счетчик и первый логический блок, отлича- ю щ и й с я тем, что, с целью повышения помехоустойчивости, в него введены второй логический блок, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-HE и второйD-триггер, вход синхронизации которого соединен с шиной синхронизации, входом синхронизации реверсивного счетчика и входом счетчика, выход кдторого соединен с первым входом второго логического блока, а вход установки в О” счетчика - с выходом элемента ИСКЛЮЧАЮЩЕЕ ЙЛИ-НЕ, первый вход которого соединен с выходом первогоD-триггера, а второй вход подключен кD—входу первогоD-триггера и первому входу первого логического блока, второй вход которого соединен с вторым входом второго логического блока и выходом второго D-триггера, третий вход первого логического блока соединен с входом устройства и входом управления реверсивного счетчика, а выход - с входом запрета счета реверсивного счетчика и третьим входом второго логического блока, выход которого соединен с D-входом второго D-триггера.

   5SUSZn^m'nS’^eo

   1 1128385 2