SU1129613A1 - Устройство адресации многопроцессорной вычислительной машины - Google Patents

Abstract

УСТРОЙСТВО АДРЕСАЦИИ МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ, содержащее блок элементов И-ИЛИ, буферньй регистр, блок пам ти, блок элементов И, сумматор, перва  группа входов сумматора подключена к группе выходов блока пам ти, отличающеес  тем, что, с целью . расширени  функгрюнальных возможностей за счет формировани  адресов команд, реализующих множество рабочих программ дл  множества локальных вычислителей, в него введен блок микропрограммного управлени , состо щий из триггера, генератора импульсов , адресного регистра, накопител  микропрограмм и регистра микрокоманд , восемь выходов которого соединены соответственно с управл ющим входом буферного регистра, управ.л ющими входами записи и чтени  блока пам ти, с управл ющим входом блока элементов И, с входом младшего раэ р да сумматора, с обнул ющим входом триггера и с первым и вторым сигнальными выходами устройства, информационные входы регистра микрокоманд подсоединены к информационньм выходам накопител  /микропрогрш4м, два разр дных выхода которого св заны с первым и вторым управл ющими входами блока элементов И-ИЛИ, группа выходов блока элементов ИЧ1ЛИ соединена с группой входов буферного регистра, группа выходов которого соединена с группой информационных входов блока элементов И, группа выходов которого соединена с второй группой входов сумматора, группа выходов которого соединена с первой группой входов блока элементов И-ИЛИ и с группой выходов устройства, втора  группа входов блока элементов И-ИЛИ (Л соединена с группой информационных входов устройства и с первой группой с информационных входов адресного регистра , втора  группа информационных входов которого соединена с первой группой адресных выходов накопител  гдакропрограмм, втора  группа выходов ;О которого соединена с первой группой адресных входов блока пам ти, э втора  группа адресных входов которого соединена с группой кодовых входов устройства, единичный выход 9 триггера соединен с сбросовыми входами буферного регистра, регистра микрокоманд и с первым синхровходом адресного регистра и с входом запуска генератора импульсов, пр мой выход которого соединен с вторым синхровходом адресного регистра, инверсный выход генератора импульсов св зан с синхровходом регистра микрокоманд, выходы адресного регистра соединены с группой адресных входов накопител  микропрограмм, группа выходов буфер

Description

ного регистра соединена с группой формационных входов блока пам ти, 1129613 ин- товый вход устройства соединен с тактак- товым входом триггера.

1

Изобретение относитс  к вычислительной технике и может быть использовано в многопроцессорных и многопрограммных вычислительных системах и комплексах.

Известно многопрограммное устройство управлени .пам тью многопроцессорной вычислительной системы, содержащее блок приема информации, блок пам ти, блок классификации запросов , блок упаковки командного слова EI

Недостатком такого устройства  вл етс  сравнительно ограниченные функциональные возможности, не поз ол кщие формировать адреса сразу дл  нескольких рабочих программ, реализуемых несколькими процессорами.

Наиболее близким по технической сущности к изобретению  вл етс  устройство дл  формировани  адресов ЦВМ, содержащее первый коммутатор, регистр команд, дешифратор кода операций , децифратор адресу, блок элементов И, дешифратор микроопераций, генератор тактовых импульсов, сумматор, буферный регистр, блок пам ти, регистр реконфигураций, второй коммутатор , дешифратор реконфигураций, причем первый вход первого коммута,тора  вл етс  информационным выходом устройства, второй выход первого коммутатора соединен с первым информационным входом регистра команд и с первым входом блока пам ти,первый и вто рой разр дные выходы регистра команд соединены соответственно с первым и вторым входами дешифратора кода операций, третий разр дный выход регистра команд соединен с входом дешифратора адреса, четвертый разр дны| выход регистра команд соединен с пер вым входом блока элементов И, выход дешифра-цора кода операций соединен с п ервым входом дешифратора микроопераций- , выход дешифратора адреса соединен с вторым входом дешифратора, микроопераций, первьй выход блока элементов И соединен с первым входом

сумматора, группа выходов генератора тактовых импульсов соединена с группой управл ющих входов дешифратора микроопераций, первый выход дешифратора микроопераций соединен с первым входом буферного регистра, второй вход которого соединен с выходом сумматора, второй вход сумматора соединен с выходом блока пам ти , выход буферного регистра соединен с вторым входом первого коммутатора , а первый выход второго коммутатора соединен с вторым входом блока пам ти, второй выход блока элементов И соединен с первым входом второго коммутатора, второй вход второго ком1 татора соединен с выкодом дешифратора реконфигураций, группа разр дных выходов регистра реконфигураций соединена с группой входов дешифратора реконфигураций, управл ющий вход дешифратора реконфигураций  вл етс  первым управл ющим входом устройства, информационный вход регистра реконфигураций соединен с вторым выходом первого коммутатора, второй вход сумматора  вл етс  вторым управл ющим входом устройства, разр дный выход регистра конфигурации соединен с вторым информацио;;кым входом регистра команд и с третьим входом дешифратора микроопераций, второй выход дешифратора микроопераций соединен с третьим входом блока пам ти и с третьим входом первого коммутатора 2 ,

Недостатками известного устройства  вл ютс  сравнительно узкие функциональные возможности, узость класса решаемых задач и сравнительно большие затраты реализующего оборудовани 

Цель изобретени  - расширение функциональных возможностей за счет формировани  адресов команд, реапизующих множество рабочих программ дл  множества локальных вычислителей.

Поставленна  цель достигаетс  тем, что в устройство адресации многопроиессорной вычислительной нашины, содержащее блок элементов И-ИЛИ, буфер ный регистр, блок пам ти, блок элементов И, сумматор, перва  группа входов сумматора подключена к группе выходов блока пам ти, введен блок MtycponporpaMMHoro управлени , состо  щий из триггера, буферного.импульсов , адресного регистра, накопител  микропрограмм и регистра микрокоманд восемь выходов которого соединены Соответственно с управл ющим входом -буферного регистра, управл ющими вХо I. дами записи и- чтени  блока пам ти, с управл ющим входом блока элементов И, с входом младшего разр да сумматора , с обнул ющим входом триггера и с первым и вторым сигнальньми выходами устройства, информационные входы регистра микрокоманд подсоединены к информационным выходам накопител  микропрограмм, два разр дных выхода которого св заны с первым и вторым управл ющими входами блока элементов И-РШИ, группа выходов блока элементов И-ИЛИ соедине«а с группой входов буферного регистра, группа выходов которого соединена с группой информационных входов бло- ка элементов И, группа выходов которого соединена с второй группой входов сумматора, группа выходов которого соединена с первой группой входов блока элементов И-ИЛИ и с группой выходов устройства, втора  группа входов блока элементов И-ИЛИ соединена с группой информационных входов устройства и с первой группой ин формационных входов адресного регист ра, втора  группа информационных вхо дов которого соединена с первой груп пой адресных выходов накопител  микропрограмм , втора  группа выходов которого соединена с первой группой адресных входов блока пам ти, втора  группа адресных входов которого соединена с группой кодовых входов устройства , единичный выход триггера со динен с сбросовыми входами буферного регистра, регистра микрокоманд и с первым синхровходом адресного регист ра и с входом запуска генератора имцульсов , пр мой выход которого соеди нен с вторьпу синхровходом адресного регистра, инверсный выход генератора импульсов св зан с синхровходом регистра микрокоманд, выходы адресного регистра соединены с группой адресных входов накопител  микропрограмм , группа выходов буферного регистра соединена с группой информационных входов блока пам ти, тактовый вход устройства соединен с тактовым входом триггера. На чертеже приведена структурна  схема предлагаемого устройства. Устройство содержит блок 1 пам ти, сумматор 2, блок 3 элементов И-ИЛИ, буферный регистр 4, блок элементов И 5, блок 6 микропрограммного управлени . Блок 6 микропрограммного управлени  включает в себ  накопитель 7 микропрограмм, регистр 8 микрокоманд, триггер 9, генератор 10 импульсов, адресный регистр 11, тактовый вход 12 устройства, группу кодовых входов il3 устройства, группу выходов 14 yci:lройства , группу информационных .15 устройства, сигналы на выходах микрокоманды 16-21 регистра 8 микрокоманд , сигнальные выходы 22 и 23 устройства, сигналы с выходов накопител  - микрокоманды 24 и 25, Блок 6 микропрограммного управлени  обеспечивает формирование микрокоманд , управл ющих работбй устройства . Основой блока микропрограммного управлени   вл етс  накопитель 7 микропрограмм , представл ющий собой посто нное или полупосто нное запоминающее устройство, в  чейках которого зафиксированы микропрограммные слова. Каждой из  чеек соответствует свой адрес, подаваемый на адресный вход накопител  7 микропрограмм с выхода адресного регистра 11. Синхроимпульс, поступающий по шине 12 запускает триггер 9, который своим единичным .выходом разрешает работу генератора 10 импульсов. Последний формирует на своем пр мом и ниверсном выходах взаимоинверсные последовательности импульсов. По положительному фронту триггера 9 и переднему фронту пр мой последовательности импульсов в адресном регистре 11 фиксируетс  код адреса, перва  часть которого поступает по входам 15, а втора  с накопител  микропрограмм 7 от считывани  - по предыдущему адресу , в исходном состо нии содержимое регистра 11 равно О. По переднему фронту инверсной последовательносли импульсов с генератора 10 информаци  группы выходов накопител  7 фик-: сируетс  на регистре 8 микрокоманд, где удерживаетс  до следующего перед него фронта инверсной импульсной последовательности . Если в следующем микрокомандном слове одна или несколько микрокоманд повтор ют свое значение как в предыдущем, то длительность микрокоманды на выходе регистра 8 увеличиваетс  на величину еще одного периода генератора импульсов и т.д. Из указанного выше следует, что условием работы блока микропрограммного правлени   вл етс  то, что врем  выборки информации из накопител  микропрограмм 7 должно быть меньшеполупериода частоты импульсной последовательности, формируемой генератором 10 импульсов, на величину времени, необходимого дл  записи этой информации в регистр 8 микрокоманд или адресньш регистр 11 Причем в каждом текущем микропрограм мном слове зафиксирован адрес следую щего микропрограммного слова. Така  микропрограмма может выполн тьс  цик лически, если в последнем микропрограммном слове зафиксировать адрес первого микропрограммного слова. Пре рвать эту последовательность выполне , ни  микропрограммы может только микрокоманда с выхода 20, по заднему фронту которой триггер 9 установитс  в нулевое состо ние, а обнуленный при этом единичный выход триггера 9 запретит формирование,импульсной последовательности генератором 10 и сбросит-на нуль регистры 11 и 8 Таким образом блок микропрограммного управлени  будет приведен, в исходное состо ние. Таким образом, при формировании последовательности адресов на выходе регистра 8 микрокоманд формируетс  последовательность микрокоманд и адресных кодов, длительность которых зафиксирована количеством единиц в соседних адресах по соответствующe ry разр ду в зоне микропрограммного накопител  7. Основой операционной части устрой ства  вл етс  блок 1 пам ти. Все поле адресов этого блока разбито на зоны, в каждую из которых входит гру па  чеек. Количество указанных зон определ етс  количеством обслуживаемых абонентов (процессоров). При подаче этих адресных кодов на адресный вход блока 1 последний формир ет на своем выходе соответствующую информацию , котора  поступает на первый вход сумматора 2. На второй вход этого сумматора через блок элементов И, управл емьй микрокомандой 19, поступает содержимое буферного регистра 4. Поразр дное сложение указанных информационных слоев образует адрес команды или операнда. Вместо содержимого буферного регистра 4 на вход младшего разр да сумматора 2 может быть подана единица 21. Образованна  сумма может быть занесена в блок 1 через блок 3, управл емый микрокомандой 24. При этом код суммы фиксируетс  на буферном регистре 4, передним фронтом микрокоманды 16, а затем при подаче на вход записи блока 1 микрокоманды 17 производитс  запись информации, зафиксированной на регистре 4,в  чейку блока 1, адрес которой подан на адресный вход блока 1 от накопител  7 микропрограмм, зона, в которой находитс  эта  чейка, определ етс  кодом , подаваемым с группы входов 13. Аналогичным образом производитс  запись информации, поступающей по группе входов 15, с той лишь разницей , что запись этой информации в регистр 4 производитс  через блок 3 элементов .И-РШИ под управлением микрокоманды 25. Загрузка этой информации в блок 1 производитс  дл  обновлени  (замены) содержимого соответствующих счетчиков и индекснььч констант. Сформированный адресный код подаетс  во внешние (по отношению к предлагаемому устройству) устро ства че-рез группу выходов 14. Причем трансл ци  адреса команды на группу сопровождаетс  сигналом на выходе 22, а адреса операнда - сигналом на выходе 23. Работа устройства при формировании адреса команды по запросам процессоров начинаетс  с исхЬдного состо ни , при котором регистры адреса 11, микрокоманд 8, буферный регистр 4,а также триггер 9 обнулены. Пуск устройства осуществл етс  синхроимпульсом по входу 12. Этот синхроимпульс устанавливает в единичное состо ние триггер 9. Передним фронтом сигнала со своего единич-ного выхода триггер 9 фиксирует код

признака адресации, поступающий по группе входов 15. Этот код определ ет базовый адрес микропрограммы, котора  зафиксирована в накопителе 7 микропрограмм.Эта микропрограмма, реализуема  в блоке 6 микропрограммного управлени , формирует адрес, указывающий совместно с базовым адресом полный адрес  чейки блока 1, в которой зафиксировано содержимое счетчика команд данного процессора программы.

При подаче на вход чтени  блока 1 сигнала 17 по указанному адресу чере врем  выборки информации из блока 1 будет считан адрес команды, который поступит на второй вход сумматора 2.

Так как. сумматор 2  вл етс  комбинационным , то на его выходах, т.е. на группе выходов 14, будет сформирован код адреса данной команды. Этот код сопровождаетс  маркирующим импульсом микрокоманды на выходе 22. Дл  формировани  адреса следующей команды на блоке 6 микропрограммного управлени  выделитс  последовательность импульсов, котора  произведет суммирование единицы к сформированному адресу команды путем подачи микрокоманды 21 на вход младшего разр да сумматора 2. Шкрокоманда 24 открывает блок 3 элементов И-ИЛИ, и этот код поступает на входы буферного регистра 4, где фиксируетс  передним фронтом микрокоманды 16, после чего микрокоманда 17 замен етс  микрокомандой 18, т.е. записью в блок 1. Так как.адрес на блоке 1 не изменилс , то в  чейку, с которой бьш считан адрес данной команд буде записан адрес следующей команды. Затем будет сформирована микрокоманда 20, котора  сбросит триггер 9 в исходное состо ние, а последний приведет в исходное состо ние все устройство , сбросив все регистры.

Формирование адреса команды при ветвлении рабочих программ осуществл ..етс  следующим образом.

Как и в предьиущем случае код признака адресации с группой входов 15 сигналом с единичного выхода триггера 9 фиксируетс  на адресный регистр 11, с помощью этого адресного кода вызываетс  подпрограмма формирова- ни  микрокоманд.

Микрокоманда 25 разрешает прохождение через блок 3 кода смещени  на

информационные входы буферного регисра 4, где этот код фиксируетс  микрокомандой 16.

Одновременно на вход запис.и бло ка 1 подаетс  микрокоманда 18, а на адресный вход блока 1 - адрес  чейки , в которую должен зафиксироватьс  код. Этот же кодчерез блок 5, стробируемый микрокомандой 19, через сумматор 2 поступает на группу выходов .

Прохождение этого кода на группу выходов 14 сопровождаетс  сигналом с выхода 22.

По адресу команды, сформированному согласно приведенному алгоритму. Из запоминающего устройства ЦВМ (не показано) поступает код команды. Код команды поступает в устройство по группе входов 15 и сопровождаетс  синхроимпульсом по входу 12. Отличием кода команды от всех предыдущих кодов по группе входов 15 есть наличие кода операции, который совместно с признаком составл ет базовый адрес микропрограммы.

Задачей устройства адресации при обработке поступившего кода команды  вл етс  формирование адреса операнда .

Формирование адреса операнда проиводитс  в следующем пор дке.

Синхроимпульс с входа 12 установи триггер в единичное состо ние и за- пустит генератор 10 импульсов, который зафиксирует в старших разр дах аресного регистра 11 значение кодовых полей команды. Коды составл ют старшую часть адресного кода микропрограмного накопител , т.е. этот базовый адрес определит микропрограмму формировани  адреса операнда дл  конкретной операции. Причем код признака адресации в зависимости от своего значени  обеспечивает кодирование нескольких способов формировани  адреса операнда.

Непосредственной считаетс  така  адресаци , когда адрес указываетс  полем смещени  команды, т.е. адресный код кодирующих разр дов пол  команды фиксируетс  на буферном регистре 4, передаетс  через блок 3 и сумматор 2 на группу выходов 14.

При необходимости могут быть реа 1изованы и другие способы адресации , в этом случае мен етс  лишь микпропрограмма в накопителе 7 микро- 911 реализующа  эти способы адпрограмм , ресации. При выполнении любой из подпрограм реализующих указанные способы адресации в блоке 6, будут сформированы мик рокоманды 16 и 25, с помощью которых поле команды, поступающей по входам 15, будет зафиксировано на буферном регистре 4 по переднему фронту микрокоманды 16, В случае непосредственной адресации в микропрограмме, реализующей этот способ, микрокоманда 17 (чтение блока 1) должна отсутствовать и тогда микрокоманда 25 через блок 3 и сумматор 2 пропустит код на выходы 14. Этот код будет стробироватьс  сигна-- ,2f

1Ж

/6

i

7

I , 1 „. гчп

т

7

..П

I 3 лом на выходе 22, сигнализирунлцем о, том, что на выходах 14 находитс  адрес операнда команды, котора  поступила на устройство по входам 15. Адресаци  через соответствующий индексный регистр или/самоотносительна  адресаци  производитс  аналогичным образом микропрограммой, определ емой соответствующим базовым адресом, зафиксированным в старших разр дах регистра 11. При этом блок 6 после запуска триггера 9 выделит соответствующие микрокоманды. Предлагаемое изобретение позвол ет расширить функциональные возможности устройства и сократить объем его оборудовани .

|1

8

1

.I

f 1 г MMf V

iei7W3202J22 3

Claims (1)

1. УСТРОЙСТВО АДРЕСАЦИИ МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ, содержащее блок элементов И-ИЛИ, буферный регистр, блок памяти, блок элементов И, сумматор, первая группа входов сумматора подключена к группе выходов блока памяти, отличающееся тем, что, с целью расширения функциональных возможностей за счет формирования адресов команд, реализующих множество рабочих программ для множества локальных вычислителей, в него введен блок микропрограммного управления, состоящий из триггера, ген’ератора импульсов, адресного регистра, накопителя микропрограмм и регистра микрокоманд, восемь выходов которого соединены соответственно с управляющим входом буферного регистра, управляющими входами записи и чтения блока памяти, с управляющим входом блока элементов И, с входом младшего раз— ряда сумматора, с обнуляющим входом триггера и с первым и вторым сигнальными выходами устройства, информаци онные входы регистра микрокоманд подсоединены к информационным выходам накопителя / микропрограмм, два разрядных выхода которого связаны с первым и вторым управляющими входами блока элементов И-ИЛИ, группа выходов блока элементов И-ИЛИ соединена с группой входов буферного регистра, группа выходов которого соединена с группой информационных входов блока элементов И, группа выходов которого соединена с второй группой входов сумматора, группа выходов которого соединена с первой группой входов блока элементов И-ИЛИ и с группой выходов устройства, вторая $ группа входов блока элементов И-ИЛИ соединена с группой информационных входов устройства и с первой группой информационных входов адресного регистра, вторая группа информационных входов которого соединена с первой группой адресных выходов накопителя микропрограмм, вторая группа выходов которого соединена с первой группой адресных входов блока памяти, вторая группа адресных входов которого соединена с группой кодовых входов устройства, единичный выход триггера соединен с сбросовыми входами буферного регистра, регистра микрокоманд и с первым синхровходом адресного регистра и с входом запуска генератора импульсов, прямой выход которого соединен с вторым синхровходом адресного регистра, инверсный выход генератора импульсов связан с синхровходом регистра микрокоманд, выходы адресного регистра соединены с группой адресных входов накопителя микропрограмм, группа выходов буфер1129613 ного регистра соединена с группой ин- товый вход устройства соединен с такформационных входов блока памяти, так- товым входом триггера.