SU1136176A1 - Устройство дл сопр жени пам ти с процессором - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПАМЯТИ С ПРОЦЕССОРОМ, содержащее входной коммутатор, два блока пам ти, два селектора выходной информации пам ти, входной регистр., два селектора адреса пам ти, два регистра адреса пам ти , блок коррекции первого операнда, блок ррекции второго операнда, блок обнаружени  конфликтов, регистр первого операнда , регистр второго операнда, регистр восстановлени  операнда и первый селектор входной информации устройства, причем первый информационный вход входного коммутатора  вл етс  первым информационным входом устройства, второй информационный вход входного коммутатора соединен с первым информационным входом регистра восстановлени  операнда, с выходом регистра второго операнда и  вл- етс  информационным выходом второго операнда устройства, первый вход микрокоманд уровней совмещени  операций устройства соединен с управл ющим входом входного коммутатора и с входом записи-чтени  входного регистра, информационный вход которого соединен с выходом входного коммутатора , выход входного регистра соединен с первыми входами блока коррекции первого операнда и блока коррекции второго операнда, первый, второй и третий адресные входы уровней совмещени  устройства соединены соответственно с первыми, вторыми и третьими информационными входами первого и второго селекторов адреса пам ти , четвертые информационные входы которых соединены с первым информационным входом блока обнаружени  конфликтов и с четвертым адресным входом уровней совмещени  устройства, выходы первого и второго селекторов адреса пам ти соединены соответственно с информационными входами первого и второго регистров адреса пам ти, выход первого регистра пам ти соединен с управл ющим в.ходом первого селектора выходной информации пам ти , адресным входом первого блока пам ти и с вторым информационным входом блока обнаружени  конфликтов, третий информационный вход которого соединен с i выходом второго регистра адреса пам ти, с адресным входом второго блока пам ти и с (О управл ющим входом второго селектора выходной информации пам ти, выходы первого и второго блоков пам ти соединены соответственно с информационными входами первого и второго селекторов выходной информации пам ти, группы управл ющих входов блока коррекции первого операнда и блока коррекции второго операнда соединены соответственно с первой и второй групсо пами выходов блока обнаружени  конфликО5 тов, выходы блока коррекции второго операнда и блока коррекции первого операйда соединены соответственно с информацион ными входами регистра второго операнда О) и регистра первого операнда, выход которого соединен с вторым информационным входом регистра восстановлени  операнда и  вл етс  информационным выходом первого операнда устройства, первый, второй и третий информационные входы второй группы устройства соединены соответственно с первым, вторым и третьим информационными входами первой группы первого селектора входной информации устройства, группа выходов регистра восстановлени  операнда соединена с второй группой ин

Description

формационных входов первого селектора входной- информации устройства, отличающеес  тем, что, с целью повышени  быстродействи , оно дополнительно содержит два регистра выходной информации, второй селектор входной информации устройства, сумматор, формирователь маркера второго операнда, два селектора входной информации пам ти и селектор микрокоманд, причем второй, третий и четвертый входы микрокоманд уровней соЬмещени  операций устройства соединены соответственно с первым , вторым и третьим информационными входами селектора микрокоманд, первый выход которого соединен с управл ющими входами первого селектора адреса пам ти и первого селектора входной информации пам ти и с входами записи-чтени  первого блока пам ти и первого регистра выходной информации, второй выход селектора микрокоманд соединен с управл ющими входами второго селектора входной информации пам ти , второго селектора адреса пам ти, с вторым управл ющим входом блока обнаружени  конфликтов и с входами записичтени  второго блока пам ти второго регистра выходной информации, информационный вход которого соединен с выходом селектора выходной информации пам ти, первый и второй информационные входы первой группы устройства соединены соответ ственно с первыми информационными входами первого и второго селекторов входной информации пам ти, вторые информационные входы которых соединены с выходом входного регистра, третьи информационные входы первого и второго селекторов входной информации пам ти соединены с вторым входом блока коррекции второго операнда и с выходом второго селектора входной информации устройства, информационный вход которого соединен с выходом первого селектора входной информации устройства, выходы первого и второго селекторов входной информации пам ти соединены соответственно с информационными входами первого и второго блоков пам ти, третий выход се- лектора микрокоманд соединен с управл ющим входом первого селектора входной информации устройства, с первыми входами сумматора и формировател  маркера второго операнда, с входом чтени -записи регистра первого операнда, первый информационный вход первой группы устройства соединен с вторыми входами сумматора и формировател  маркера второго операнда, выходы которых соединены соответственно с управл ющим входом второго селектора входной информации устройства и с входом чтени -записи регистра второго операнда , выходы первого регистра выходной информации соединены с информационными входами третьей группы первого селектора входной информации устройства и  вл ютс  информационными выходами группы

устройства, выход второго регистра выходной информации соединен с вторым входом блока коррекции первого операнда и  вл етс  информационным выходом группы устройства.

2. Устройство по п. 1, отличающеес  тем, что блок обнаружени  конфликтов содержит два регистра адресов чтени  операнда , две схемы сравнени  адресов, две схемы сравнени  младщего разр да адресов, восемь элементов И и четыре элемента ИЛИ, причем третий и второй информационные входы блока соединены соответственно с информационными входами первого и второго регистров адресов чтени  операнда, выходы старших разр дов адресов операнда KOTopbix соединены соответственно с первыми входами первой и второй схем сравнени  адресов, выходы младщего разр да адресов операнда первого и второго регистров адресов чтени  операнда соединены соответственно с первыми входами первой и второй схем сравнени  младщего разр да адресов , вторые входы которых соединены с первыми входами первого и второго элементов И, с вторыми входами первой и второй схем сравнени  младщего разр да адресов и  вл ютс  первым информационным входом блока, управл юпхий вход блока соединен с первыми входами третьего, четвертого , п того и шестого элементов И, вторые входы первого, третьего и четвертого элементов И соединены с первым входом седьмого элемента И и с выходом первой схемы сравнени  адресов, вторые входы второго, п того и щестого элементов И соединены с первым входом восьмого элемента И и с выходом второй схемы сравнени  адресов, выходы первой и второй схем сравнени  младщего разр да адресов соединены соответственно с вторыми входами седьмого и восьмого элементов И, выходы первого и третьего элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, выходы четвертого и седьмого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выходы первого и второго элементов ИЛИ и выход первой схемы сравнени  младщего разр да адресов образуют первую группу выходов блока, выходы второго и п того элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выходы щестого и восьмого элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выходы третьего и четвертого элементов ИЛИ и выход второй схемы управлени  младшего разр да адресов образуют вторую группу выходов блока.

3. Устройство по п. 1, отличающеес  тем, что каждый из блоков коррекции первого

операнда и коррекции второго операнда содержит три элемента НЕ, восемь элементов И и четыре элемента ИЛИ, причем первый вход блока соединен с первыми входами первого, второго, третьего и четвертого элементов И, управл ющий вход блока соединен с входами первого, второго и третьего элементов НЕ и с вторыми входами первого и третьего элементов И и с первыми входами п того и шестого элементов И, выход первого элемента НЕ соединен с вторыми входами второго и четвертого элементов И, выход второго элемента НЕ соединен с первым входом седьмого элемента И, выход третьего элемента НЕ соединен с первым входом восьмого элемента И, выходы первого и второго элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с вторым входом п того элемента И выходы третьего и четвертого элементов И соединены соответственно с первым и вторым входами Btoporo элемента ИЛИ, выход которого соединен с вторым входом

шестого элемента И, второй вход блока соединен с вторыми входами седьмого и восьмого элементов И, выходы п того и седьмого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выходы шестого и восьмого элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выход блока образован выходами третьего и четвертого элементов ИЛИ.

4. Устройство по п. 1, отличающеес  тем, что формирователь маркера второго операнда содержит пам ть констант маркера и селектор выходной )ормации, причем управл юш,ий вход селектора выходной информации соединен с входом чтени  пам ти констант маркера и  вл етс  первым входом формировател , выход пам ти констант маркера соединен с информационным входом селектора выходной информации , выход которого  вл етс  выходом формировател .

1

Изобр етение относитс  к вычислительной технике и предназначено дл  работы в центральном процессоре быстродействуюш ,их ЭВМ с п уровн ми совмещени  выполнени  команд (п - конечное число уровней совмещени  выполнени  команд).

Известно устройство сопр жени  местной (локальной) пам ти с процессором дл  хранени  данных процессора и блока восстановлени  и диагностики, которое содержит схемы информационного тракта, схемы раздельной адресации дл  режимов чтени  и записи, схемы управлени  и накопитель 1.

Недостатком устройства  вл етс  его относительно низкое быстродействие, так как в одном машинном такте оно позвол ет либо считать одно слово, либо записать одно слово, хот  операции чтени  и записи могут быть заданы одновременно.

В процессорах большой производительности 2 местна  пам ть примен етс . только дл  хранени  регистров общего назначени  (РОН) и регистров плавающей точки. (РПЛ), причем построена она на оперативных регистрах с целью быстрого считывани  сразу двух исходных операндов, что требует двух независимых схем обращени  к этой пам ти и занимает большое количество оборудовани .

Информаци  промежуточных результатов , информаци  дл  восстановлени  по

сбою хранитс  также на оперативных регистрах , причем требуютс  свои, собственные пути доступа этой информации к устройству оперативной пам ти и арифметическому устройству. Это также усложн ет и увеличивает аппаратуру процессора.

Наиболее близким к предлагае.мому по технической сущности  вл етс  устройство,

содержащее входной коммутатор, два блока пам ти, два селектора выходной информации пам ти, входной регистр, два селектора адреса пам ти, два регистра адреса пам ти, блок коррекции первого операнда, блок коррекции второго операнда, блок обнаружени  конфликтов, регистр первого операнда , регистр второго операнда, регистр восстановлени  операнда и первый селектор входной информации, устройства, причем первый информационный вход входного коммутатора  вл етс  первым информационным входом устройства, второй информационный вход входного коммутатора соединен с первым информационным входом регистра восстановлени  операнда, с выходом регистра второго операнда и  вл етс 

информационным выходом второго операнда устройства, первый вход микрокоманд уровней совмещени  операций устройства соединен с управл ющим в.ходом входного коммутатора и с входом записи-чтени  входного регистра, информационный вход которого соединен с выходом входного коммутатора , выход входного регистра соединен с первыми входами блока коррекции первого операнда и блока коррекции второго операнда, первый, второй и третий адресные входы уровней совмещени  устройства соединены соответственно с первыми, вторыми и третьими информационными входами первого и второго селекторов адреса пам ти , четвертые информационные входы которых соединены с первым информационным входом блока обнаружени  конфликтов и с четвертым адресным входом уровней совмещени  устройства, выходы первого и второго селекторов адреса пам ти соединены соответственно с информационными входами первого и второго регистров адреса пам ти, выход первого регистра адреса пам ти соединен о управл ющим входом первого селектора выходной информации пам ти, адресным входом первого блока пам ти и с вторым информационным входом блока обнаружени  конфликтов, третий информационный вход которого соединен с выходом второго регистра адреса пам ти, с адресным входом второго блока пам ти и с управл ющим входом второго селектора выходной информации пам ти, выходы первого и второго блоков пам ти соединены соответственно с информационными входами первого и второго селектороэ выходной информации пам ти, группы управл ющих входов блока коррекции первого операнда и блока коррекции второго операнда соединены соответственно с первой и второй группами выходов блока обнаружени  конфликтов, выходы блока коррекции второго операнда и блока коррекции первого операнда соединены соответственно с информационными входами регистров второго операнда и регистра первого операнда, выход которого соединен с вторым информационным входом регистра восстановлени  операнда и  вл етс  информационным выходом первого операнда устройства , первый , второй и третий информационные входы второй группы устройства соединены соответственно с первым, вторым и третьим информационными входами первой группы первого селектора входной информации устройства, группа выходов регистра восстановлени  операнда соединена с второй группой информационных входов первого селектора входной информации устройства 3.

Устройство позвол ет в одном машинном цикле считать два различных слова, однако запись результата ведетс  всегда по одинаковому адресу в обе пам ти одновременно.

Недостатком известного устройства  вл етс  то, что в обе пам ти возможна запись только одинакового содержани , не предусмотрена возможность сохранени  в этой пам ти информации восстановлени 

дл  нескольких команд, выполн ющихс  с совмещением, управление пам ти возможно только от одной микрокоманды, отсутствует возможность формировани  операнда в случае нецелочисленной границы его

расположени  в оперативной пам ти, нет возможности считывани  и модификации операнда в местной пам ти путем сдвига в одном и том же машинном цикле, что в итоге снижает быстродействие процессора

и приводит к недоиспользованию имеющегос  объема местной пам ти.

Целью изобретени   вл етс  увеличение быстродействи  устройства по записичтению данных в местной пам ти процессора с несколькими уровн ми совмещени .

Поставленна  цель достигаетс  тем, что в устройство дл  сопр жени  пам ти с процессором , содержащее входной коммутатор , два блока пам ти, два селектора выQ ходной информации пам ти, входной регистр , два селектора адреса пам ти, два регистра адреса пам ти, блок коррекции первого операнда, блок коррекции второго операнда, блок обнаружени  конфликтов, регистр первого операнда, регистр второго

операнда, регистр восстановлени  операнда и первый селектор входной информации устройства, причем первый информационный вход входного коммутатора  вл етс  первым информационным входом устройства , второй информационный вход входного коммутатора соединен с первым информационным входом регистра восстановлени  операнда, с выходом регистра второго операнда и  вл етс  информационным выходом второго операнда устройства, первый

г вход микрокоманд уровней совмещени  операций устройства соединен с управл ющим входом входного коммутатора и с входом записи-чтени  входного регистра, информационный вход которого соединен с выходом входного коммутатора, выход входного регистра соединен с первыми входами блока коррекции первого операнда и блока коррекции второго операнда, первый, второй и третий адресные входы уровней совмещени  устройства соединены соответственно с первыми, вторыми и третьими информационными входами первого и второго селекторов адреса пам ти, четвертые информационные входы которых соединены с первым информационным входом блока обнаружени  конфликтов и с четвертым

0 адресным входом уровней совмещени  устройства , выходы первого и второго селекторов адреса пам ти соединены соответственно с информационными входами первого и второго регистров адреса пам ти, выход первого регистра адреса пам ти соединен с

5 управл ющим входом первого селектора выходной информации пам ти, адресным входом первого блока пам ти и с вторым информационным входом блока обнаружени  конфликтов, третий информационный вход которого соединен с выходом второго регистра адреса пам ти, с адресным входом блока пам ти и с управл ющим входом второго селектора выходной информации пам ти , выходы первого и второго блоков пам ти соединены соответственно с информационными входами первого и второго селекторов выходной информации пам ти, группы управл ющих входов блока коррекции первог.о операнда и блока коррекции второго операнда соединены соответственно с первой и второй группами выходов блока обнаружени  конфликтов, выходы блока коррекции второго операнда и блока коррекции первого операнда соединены соответственно с информационными входами регистра второго операнда и регистра первого операнда, выход которого соединен с вторым информационным входом регистра восстановлени  операнда и  вл етс  информационным выходом первого операнда устройства , первый, второй и третий информационные входы второй группы устройства соединены соответственно с первым, вторым и третьим информационными входами первой группы первого селектора входной информации устройства, группа выходов регистра восстановлени  операнда соединена с второй группой информационных входов первого селектора входной информации устройства, введены дополнительно два регистра выходной информации, второй селектор входной информации устройства, сумматор, формирователь, маркера второго операнда, два селектора входной информации пам ти и селектор, микрокоманд, причем второй, третий и четвертый входы микрокоманд уровней совмещени  операций устройства соединены соответственно . с первым, вторым и третьим информационными входами селектора микрокоманд, первый выход которого соединен с управл ющими входами первого селектора адреса пам ти и первого селектора входной информации пам ти и с входами записи-чтени  первого блока пам ти и первого регистра выходной информации, второй выход селектора микрокоманд соединен с управл ющими входами второго селектора входной информации пам ти, второго селектора адреса пам ти, с вторым управл ющим входом блока обнаружени  конфликтов и с входами записи-чтени  второго блока пам ти и. второго регистра выходной

информации, информационный вход которого соединен с выходом второго селектора выходной информации пам ти, первый и второй информационные входы первой группы устройства соединены соответственно с первыми информационными входами первого и второго селекторов входной информации пам ти, вторые информационные входы которых соединены с выходом входного регистра, третьи информационные

входы первого и второго селекторов входной информации пам ти соединены с вторым входом блока коррекции второго операнда и с выходом второго селектора входной информации устройства, информационный вход которого соединен с выходом первого селектора входной информации устройства , выходы первого и второго селекторов входной информации пам ти соединены соответственно с информационными входами первого и второго блоков пам ти, третий выход селектора микрокоманд соединен с управл ющим входом первого селектора входной информации устройства, с первыми входами сумматора и формировател  маркера второго операнда, с входом чтени -записи регистра первого операнда , первый информационный вход первой группы устройства соединен с вторыми входами сумматора и формировател  маркера второго операнда, выходы которых соединены соответственно с управл ющим входом второго селектора входной информации устройства и с входом чтени -записи регистра второго операнда, выходы первого регистра выходной информации соединены с информационными входами третьей группы первого селектора входной информации устройства и  вл ютс  информационными вь1ходами группы устройства, выход второго регистра выходной информации соединен с вторым входом блока коррекции первого операнда и  вл етс  информационным выходом группы устройства.

Блок обнаружени  конфликтов содержит два регистра адресов чтени  операнда, две схемы сравнени  адресов, две схемы сравнени  младшего разр да адресов, восемь элементов И и четыре элемента ИЛИ, причем третий и второй информационные входы блока соединены соответственно с информационными входами первого и второго регистров адресов чтени  операнда, выходы старщих разр дов адресов операнда которых соединены соответственно с первыми входами первой и в1-орой схем сравнени  адресов , выходы младщего разр да . адресов операнда первого и второго регистров адресов чтени  операнда соединены соответственно с первыми входами первой и второй схем сравнени  младщего разр да адресов, вторые входы которьгх соединены с первыми входами первого и второго элементов И, с вторыми входами первой и второй схем сравнени  младщего разр да адресов и  вл етс  первым информационным входом блока, управл ющий вход блока соединен с первыми входами третьего, четвертого, п того и щестого элементов И, вторые входы первого, третьего и четвертого элементов И соединены с первым входом седьмого элемента И и с выходом первой схемы сравнени  адресов, вторые входы второго, п того и щестого элементов И coeдиJ eны с первым входом восьмого элемента И и с выходом

второй схемы сравнени  адресов, выходы первой и второй схем сравнени  младшего разр да адресов соединены соответственно с вторыми входами седьмого и восьмого элементов И, выходы первого и третьего элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, выходы четвертого и седьмого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выходы первого и второго элементов ИЛИ и выход первой схемы сравнени  младшего разр да адресов рбразуют первую группу выходов блока, выходы второго и п того элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выходы шестого и восьмого элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выходы третьего и четвертого элементов ИЛИ и выход второй схемы управлени  младшего разр да адресов образуют вторую группу выходов блока.

Каждый из блоков коррекции первого операнда и коррекции второго операнда содержит три элемента НЕ, восемь элементов И и четыре элемента ИЛИ, причем первый вход блока соединен с первыми входами первого, второго, третьего и четвертого элементов И, управл ющий вход блока соединен с входами первого, второго и третьего элементов НЕ и с вторыми входами первого и третьего элементов И и с первыми входами п того и шестого элементов И, выход первого элемента НЕ соединен с вторыми входами второго и четвертого элементов И, выход второго элемента НЕ соединен с первым входом седьмого элемента И, выход третьего элемента НЕ соединен с первым входом восьмого элемента И, выходы первого и второго элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с вторым входом п того элемента И, выходы третьего и четвертого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен с вторым входом шестого элемента И, второй вход блока соединен с вторыми входами седьмого и восьмого элементов И, выходы п того и седьмого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выходы шестого и восьмого элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выход блока образован выходами третьего и четвертого элементов ИЛИ.

Формирователь маркера второго операнда содержит пам ть констант маркера и селектор выходной информации, причем , уирачл ющий вход селектора выходной инфор 1;пьии соединен с входом чтени  пам ти

констант маркера и  вл етс  первым входом формировател , выход пам ти констант маркера соединен с информационным входом селектора выходной информации,

выход которого  вл етс  выходом формировател .

Устройство предназначено дл  приема, хранени , модификации и выдачи (в процессе выполнени  команд с совмещением one раций) значений РОН, РПЛ, копий управл ющих регистров (УР), копий префикса, копий исходных ССП (слово состо ни  программы ) и ССИ (слово состо ни  инструкции ) дл  .каждой из одновременно выполн ющихс  команд, исходных операндов в

командах плавающей точки с повышенной точностью, исходных операндов в командах дес тичной арифметики, начальных, текущих и конечных адресов операндов в командах SS-формата, различных констант, начальных адресов таблиц сегментов дл 

15 задач, идентификатора процессора. Устройство воспринимает дл  буферного хранени  состо ние всех основных регистров процессора и информацию оперативной пам ти и выдает исходные данные, операнды

в операционные устройства через регистры первого и второго операндов длиной 8 байт. Выходы регистра второго операнда  вл ютс  основной внутренней загрузочной информационной магистралью процессора, через которую осуществл етс  выдача информации

в оперативную пам ть, а также загрузка всех оперативных регистров процессора (регистра ССП, регистра префикса, регистров управлени , блока таймеров и т. п.). На фиг. 1 представлена структурна  схема устройства сопр жени  местной пам ти с процессором; на фиг. 2 - структурна  схема блока обнаружени  конфликтов устройства; на фиг. 3 - структурна  схема блока корреции первого операнда (структурна  схема блока коррекции второго операнда

идентична); на фиг. 4 - структурна  схема формировател  маркера второго операнда устройства; на фиг. 5 - временна  диаграмма сов.мещенного выполнени  команд .

Устройство сопр жени  местной па.м ти с процессором содержит блоки 1 и 2 пам ти (собственно местна  пам ть, каждый блок которой в частном случае имеет 64 строки

по 8 байт), селекторы 3 и 4 входной информации пам ти, два селектора 5 и 6 выходной информации пам ти, регистры 7 и 8 выходной информации пам ти, селекторы 9 и 10 адресов пам ти, регистры 11 и 12 адресов пам ти, селектор 13 входной информации устройства, второй селектор 14 входной информации, блоки 15 и 16 коррекции второго и первого операндов, регистры- 17 и 18 второго и первого операндов.

первый вход 19 блоков 15 и 16 коррекции выход 20 блока коррекции первого операнда , селектор 21 микрокоманд (и схемных приказов) уровней совмещени , сумматор 22 (кода сдвига), входной коммутатор 23 (дл  приема результата операционного устройства ), входной регистр 25 восстановлени  операнда, формирователь 26 маркера второго операнда, блок 27 обнаружени  конфликтов, первый информационный вход 28 устройства, вход 28i слова состо ни  инструкции , вход 282 слова состо ни  программы , вход 28j оперативной пам ти, первый информационный выход 29 устройства, выход 29i регистра первого операнда, выход 292 регистра второго операнда, второй информационный выход 30 устройства, выход 30i регистра выходной информации первого блока пам ти, выход ЗОг регистра выходной информации второго блока пам ти , выходы 31 и 32 блока обнаружени  конфликтов, вход 33 микрокоманд п уровней совмещени  устройства (соответственно дл  п 4 33i-334), адресный вход 34 уровней совмещени  устройства (соответственно дл  п 4 ), второй инфор .мационный вход 35 устройства, информационные входы 36 и 37 блока обнаружени , конфликтов, выходы 38-40 селектора микрокоманд .

Блок 27 обнаружени  конфликтов (фиг. 2) содержит регистры 41 адресов чтени  операндов , схемы 42 сравнени  адресов , схемы 43 сравнени  младщего раар да адресов, восемь элементов И 44, четыре элемента ИЛИ 45, выходы 31( -31з - трехразр дный код управлени  блоком 15 второго операнда, выходы 32i-32з - трехраз  дный код управлени  блоком 16 первого операнда.

Блок 16 коррекции первого операнда (фиг. 3) содержит три элемента НЕ 46, восемь элементов И 47, четыре элемента ИЛИ 48, входы 19j и 19 - соответственно вход старших и вход младщих 4-х байтов блоков 15 и 16 Коррекции 30j.t и 30i.i - выходы старщих и младщих 4-х байтов информации регистра 8.

Формирователь 26 маркера второго операнда (фиг. 4) содержит пам ть 49 констант маркера и селектор 50 выходной информации .

Дл  дальнейщего рассмотрени  работы устройства примем, что каждый из блоков 1 и 2 пам ти разбит на 8 фиксированных зон, по 8 строк длиной в двойное слово в каждой зоне. Зоны блока 1 пам ти могут быть следующие;

1 - зона хранени  ССИ;занимает 4

строки дл  случа совмещени 

4-х команд, остальныестроки свободны;

2- зона хранени  РОН; в каждой

строке хран тс  два РОН; четный и нечетный, каждый длиной по 4 байт;

3- зона хранени  РПЛ; зан ты 4

строки дл  хранени  РПЛ, остальные 4 строки свободны; 4- зона хранений копий УР; в каждой строке хран тс  два УР: четный и нечетный;

5 - рабоча  зона 1 дл  хранени  промежуточных результатов, начальных , конечных, текущих адресов операндов в командах SS-формата;

5 6 - рабоча  зона 2 дл  хранени  исходных операндов в командах расщиренной точности и дес тичной арифметики и копии префикса; 7 и 8 - две зоны дл  хранени  идентификатора процесса и констант, исполь0зуемых в процессе выполнени  команди микропрограмм. Зоны блока 2 пам ти могут быть следующими:

1- зона хранени  исходных ССП теку5щих команд; занимает 4 строки дл 

хранени  ССП 4-х команд, выполн ющихс  совмещенно;

2- зона РОН; дублирует идентичную

зону в блоке 1 пам ти;

3- зона РПЛ; дублирует идентичную 0зону в блоке 1 пам ти.

4- зона хранени  начальных адресов

таблиц сегментов нескольких задач; в каждой строке хран тс  значени  4-х байтных УР дл  двух задач (управл ющий регистр 1 содержит код адреса начала таблицы сегментов и код длины таблицы сегментов). Данна  зона заполн етс  и провер етс  при каждом выпо«1нении команды загрузки управлени . 5-8 - зоны, дублирующие идентичные зоны

блока 1 пам ти.

Рассмотрим работу устройства в процессоре с четырьм  уровн ми совмещени  команд на примере выполнени  команд формата RX.

Предположим, что цикл обращени  блоков пам ти равен половине мащинного такта (цикла) и, следовательно, в одном такте возможны два обращени  к местной пам ти .

0 Пусть временна  диаграмма совмещенного выполнени  команд такова, как показано на фиг. 5. Примем, что такт Т выполн етс  на первом уровне совмещени , такты Тг, Tj - на 2-м уровне, Т, Тд - на 3-м уровне и Tj , Т.; - на 4-м уровне. Tt - такт выработки команды, в первом полутакте которого ведетс  запись исходного ССП текущей команды в очередную строку зоны ССП блока 2 пам ти под управлением схемного приказа (сигнала, вырабатываемого в каждой команде в начале такта TI); Т -такт модификации адреса второго операнда, в первом полутакте которого ведетс  считывание из блока 1 и 2 пам ти на регистры 7 и 8 значений индекса и базы по адресам индекса и. базы, указанным в соответствующих пол х команды первого уровн  совмещени , под управлением схемного приказа такта TJ каждрй команды; Тз -такт трансл ции адреса, в. первом полутакте которого ведетс  запись информации ССП в i-ю строку зоны ССП блока 1 пам ти под управлением схемного приказа, вырабатываемого в такте Tj каждой команды; Т -такт работы буферной пам ти {буфер при обращении к оперативной пам ти), во втором полутакте которого ведетс  чтение первого (или первого и второго операндов дл  случа  команд RR-формата) oneранда из блоков 1 или 2 пам ти на выходе регистры 7 и 8 под управлением микрокоманды третьего уровн  совмещени  по адресам первого (или второго и первого) операндов, указанным в соответствующих пол х команды на третьем уровне совмещени ; TJ - такт передачи операндов в операционное устройство, в первом полутакте которого ведетс  .под управлением микрокоманды третьего уровн  совмещени  прием первого операнда из регистра 8 на регистр 18 первого операнда и прием второго операнда, прин того из.oneративной (буферной) пам ти через селектор 13, селектор 14, блок 15 коррекции на регистр 17 второго операнда, в случае выполнени  команды RR-формата второй операнд принимаетс  из регистра 7 через селектор 13, селектор 14, блок 14, . блок 15 на регистр 17 второго,oneTJ -такт выполнени  операции в операционном устройстве; в случае выполнени  команды типа загрузки РОН, РПЛ, УР в этом такте ведетс  прием содержимого регистра 17 второго операнда через коммутатор 23 на буферный регистр 24 результата, кроме того, ведетс  прием содержимого измен емого (первого) операнда с регистра 18 ( или 17) на регистр 25 восстановлени  операнда. Ту-такт записи результата, прин того на буферный регистр 24, в блоки 1 и 2 пам ти в соответствующую зону через селекторы 3 и 4 по адресу первого операнда, указанному в соответствующем поле команды 4-го уровн . Как видно из фиг. 5, одновременно в одном машинном цикле могут происходить действи  в тактах Tj, Тэ, Tj, Ту дл  4-х разных команд, причем действи  в тактах Tj, Tj , TS могут происходить в одном и том же полутакте, либо также одновременно могут выполн тьс  действи  в тактах Tj , Т4, Tg дл  3-хразличных команд, причем действи  в тактах Т, Tg также могут производитьс  в одном и том же полутакте. Это оказываетс  возможным благодар  управлению различными узлами устройства соответствующими пол ми микрокоманд и схемными приказами различных уровней совмещени , Управление узлами устройства осуществл етс  через селектор 21 микрокоманд , на который поступают схемные приказы и микрокоманды всех уровней совмещени . Соответственно этим узлам селектор 21 .микрокоманд содержит три группы выходов, сигналы которых могут выбиратьс  одновременно: группу 40 дл  управлени  передачей информации через селекторы 3 и 14 и приема информации на. регистры 17 и 18, группу 38 дл  обращени  к блоку 1 пам ти, группу 39 дл  обращени  к блоку 2 пам ти. Обращение к местной пам ти производитс  под управлением схемных приказов, вырабатываемых в каждой команде в первом полутакте тактов Tj, Tg,, Т и микрокоманд второго, третьего и четвертого уров ей совмещени  в первом или втором полутакте , причем номер полутакта задаетс  самой микрокоманде. Устройство работает следующим образом . В начале выборки каждой команды в первом полутакте такта 1 производитс  запись текущего 8-байтного ССП по входу 29 через селектор 4 в блок 2 пам ти -по адресу, принимаемому . с первого уровн  совмещени  через селектор 10 на регистр 12 адреса. В начальном состо нии после общего сброса процессора этот адрес на Рв .уровне совмещени  устанавливаетс  равным нулю. При передвижении кода команды на следующий уровень совмещени  вместе с ней передвигаетс  и код этого адреса , называемого идентификатором хранени - ССП в местной (локальной) пам ти . С каждой очередной командой идентификатор ССП на первом уровне увеличиваетс  на «1. Счет организован по модулю количества уровней совмещени , в рассматриваемом случае - по модулю четыре. Таким образом, дл  четырех команд, выполн ющихс  одновременно на 4-х уровн х совмещени , обеспечиваетс  сохранность в местной пам ти их исходной ССП, причем адрес хранени  ССП (идентификатор ) в зоне ССП известен и хранитс  на соответствующем уровне дл  каждой команды . В следующем такте Т, такте модификации адреса, производитс  в первом полутакте под управлением схемного приказа модификации адреса считывание из местной пам ти значений индекса и базы. Адрес индекса и зоны РОН, указанный в поле команды второго уровн  совмещени , поступает на регистр 11 адреса блока 1 пам ти через селектор 9, а адрес базы (из зоны РОН), также указанный в поле команды 2-го уровн  совмещени , поступает на регистр 12 адреса блока 2 пам ти. При этом устанавливаетс  адрес зоны РОН. Считанные значени  индекса и базы поступают на выходные регистры 7 и 8 через селекторы 5 и 6. Если младший разр д адреса индекса или базы равен «1, что указы-, вает на нечетный РОН, то на селекторах 7 или 8 производитс  соответствующий сдвиг влево на четыре байта, так что индекс и база всегда располагаютс  в выходных регистрах 7 и 8, выравненные по их левому разр ду. Значени  индекса и базы затем поступают на выходные линии 30, на входы адресного сумматора процессора. В последующем такте Тз трансл ци  адреса производитс  также в первом полутакте -(запоминание слова состо ни  инструкции ССИ по входу 28i через селектор 3 в блоке 1 пам ти). Адрес запоминани  текущего ССИ в зоне ССИ равен адресу хранени  ССП в зоне ССП данной команды и беретс  из пол  индентификатора ССП на 2-м уровне совмещени . Он поступает на регистр 11 адреса блока 1 пам ти через селектор 9. Сохранность текущего ССИ в местной пам ти позвол ет микропрограмме в любом такте обратитьс  к его содержимому по адресу идентификатора на соответствующем уровне. Это необходимо, например, при выполнении ко.манд передачи управлени , когда дл  возврата к старой ветви необходимо значение продвинутого счетчика команд, при прерывани х, когда необходимо запомнить старое ССП, в командах, где используетс  .модифицированный адрес не как адрес операнда , а в качестве операнда (код сдвига, номер канала и абонента и т. д.), в процедурах восстановлени  по контролю, где используетс  значение адреса испорченного в оперативной пам ти операнда и т. п. Все указанные действи  в тактах TI, Тг, Тэ выполн ютс  в первом полутакте под управлением схемных приказов, вырабатываемых в каждойкоманде, независимо от кода команды. Б следующем такте работы процессора, такте Тч во втором его полутакте ведетс  считывание исходного первого операнда в командах RX-формата, или первого н второго операндов в командах RR-формата под управлением микрокоманды 3-го уровн  совмещени . В зависимости от кода команды считывание из зоны РОН, РПЛ или УР ведетс  по адресам операндов, указанных в соответствующем поле команды третьего уровн  совмещени . Соответственно адрес первого операнда поступает на регистр 12 адреса блока 2 пам ти через селектор 10, адрес 2-го- операнда (в командах RR-формата ) поступает на регистр 11 адреса блока 1 пам ти через селектор 9. Значени  операндов считываютс  на выходные регистры 7 и 8 через селекторы 5 и 6. Если указаны нечетные номера РОИ или УР, то производитс , при этом соответствующий сдвиг влево на 4 байта. В случае, если операнды длинные (8 байт) или если указан номер четного РОН или УР, считывание производитс  без сдвига, т. е. могут быть сосчитаны сразу два РОН (УР) четный и нечетный , наход щиес  в одной строке локальной пам ти. В следующем- такте Т производитс  передача в операционное устройство через регистры 17 и 18 второго и первого операндов . Загрузка регистров 17 и .18 ведетс  под управлением микрокоманды третьего уровн  совмещени , причем в случае выполнени  команды RR-формата первый операнд поступает с выхода регистра 8 через блок 16 коррекции на вход регистра 18, а второй операнд поступает с выхода регистра 7 через селектор 13, селектор 14 (без сдвига), блок 15 коррекции на вход регистра 17. При загрузке регистров17 и 18 производитс  анализ конфликта по чтению операнда, модификаци  которого в предыдущей команде еще не заверщена. Такой анализ производитс  блоком 27 обнаружени  конфликтов (фиг. 3), путем сравнени  адресов чтени  операндов, запомненных на буферных регистрах 41, с адресом записи результата в предыдущей команде. При этом учитываетс  длина записываемого результата и четность РОН результата и считанные операнды. Обнаружение конфликта производитс  независимо дл  каждого операнда на двух отдельных схемах. В результате обнаружени  конфликта вырабатываетс  соответствующий трехразр дный код управлени  блоками 15 и 16 коррекции операндов, через которые на неизмен емые части регистров 17 и 18 поступает содержимое соответствующих частей регистров 7 и 8, а на измен емые части регистров 17 и 18 поступают соответствующие части результата, выработанного в предыдущей команде. В случае выполнени  команды RX-формата второй операнд поступает из оперативной пам ти по входу 28 через селектор 13, селектор 14, блок 15 на вход регистра 17. При этом на селекторе 14 производитс  сдвиг влево по номеру байта (три младщих разр да адреса операнда) так, что операнд выравниваетс  по своему левому разр ду. Код сдвига вырабатываетс  сумматором 22, на один вход которого поступает номер байта, на второй вход - константа сдвига. Константа сдвига указываетс  в микрокоманде и используетс  при выполнении команд загрузки полуслов, символов при каждом случае необходимого формировани  операнда путем сдвига. Сдвиг кольцевой и может быть задан от О до 7 байт. Этот же сдвигатель используетс  и при чтении операнда из блоков локальной пам ти или приеме через селектор 13 любой другой информации в командах записи в оперативную (буферную) пам ть. В этом случае код сдвига также вырабатываетс  на сумматоре 22, но номер байта при этом вычитаетс , т. е. сдвиг осуществл етс  по номеру байта влево. Прием на регистр 17 информации осуществл етс  по маркеру, формируемому формирователем 26. Маркер восьмиразр дный и единица в разр де маркера разрещает изменение соответствующего байта регистра 17, а нуль сохран ет прежним значение данного байта. Формирователь 26 может быть построен так, как показано на фиг. 4. Маркер приема на регистр 17 либо  вно указываетс  в микрокоманде (1-й вход селектора), либо считываетс  из пам ти констант маркера, обращение к которой ведетс  по адресу, старшие разр ды которого составлены из трехразр дного кода номера байта, а младшие разр ды - из трехразр дного кода длины операнда, указанного в микрокоманде . Сочетание работы селектора 14 и формировател  26 дает возможность формировать операнды из частей различных источников , а также формировать операнд в случае нецелочисленной его границы, т. е. когда он расположен в двух смежных  чейках оперативной (буферной) пам ти. На четвертом уровне совмещени  в такте Tg ведетс  прием содержимого регистра 17 второго операнда через коммутатор 23 на буферный регистр 24 результата в командах загрузки РОН, РПЛ и УР. Кроме того, в этом такте ведетс  прием содержимого измен емого операнда (первого или второго) на регистр 25 восстановлени  операнда . Выход регистра 25 поступает на вход селектора. 13, и в процедурах восстановлени  операнда по контролю его содержимое может восстановить испорченный операнд РОН или РПЛ в местной пам ти. В последнем такте выполнени  команды , такте 7 .записи результата, результат операционного устройства, прин тый через коммутатор 23 на буферный регистр 24, поступает через селекторы 3 и 4 на информационные входы блоков 1 и 2 пам ти, и записываетс  в соответствующую зону (РОН или РПЛ) по адресу первого операнда , указанному в поле команды четвертого уровн . Запись производитс  под управлением микрокоманды четвертого уровн  во втором полутакте. Запись в оба блока пам ти ведетс  по маркеру записи,  вно заданному в микрокоманде четвертого уровн , причем информаци  сдвигаетс  на селекторах 3 и 4 вправо на 4 байта, если результат пишетс  в нечетный РОН. При выполнении команд SS-формата необходимо некоторые промежуточные результаты сдвигать на 1 или несколько байт. Дл  ускорени  этого процесса предусмотрены микрокоманды, в которых задаетс  чтение промежуточного результата из рабочей зоны, по адресу,  вно указанному в микрокоманде, на регистре 7 в первом полутакте, сдвигу его на селекторе 14 на необходимое число байт и запись снова в рабочую зону по тому же или другому адресу в блоки 1 и 2 пам ти во втором полутакте одного и того же машинного цикла. Таким образом, повышение быстродействи  устройства сопр жени  с местной па м тью в процессоре большой производительности с п уровн ми совмещени  достигнуто путем построени  управлени  и селекции адресов от п различных уровней совмещени  с разделением времени обращени  к локальной пам ти в разных полутактах дл  микрокоманд, выполн ющихс  одновременно . Повышение быстродействи  достигнуто также благодар  введению в устройство схемы коррекции операндов в случае определени  конфликта по операнду из-за совмещени  операций. Сохранение в местной пам ти копий исходных операндов, ССП, префикса и УР позвол ет выполн ть повторение команд, в которых произошла ошибка. Кроме того, путем введени  банка внутренних данных упор дочиваетс  структура процессора, увеличиваютс  его функциональные возможности по выполнению различных тестовых и диагностических процедур, сокра-щаетс  регистровое оборудование на построение р да.управл ющих и рабочих регистров . Введение недублированных зон и раздельных селекторов 3 и 4 дл  блоков 1 и 2 пам ти повышает оптимальность использовани  местной пам ти, что также уменьшает оборудование на построение соответствующих буферных регистров (таблица начал адресов сегментов, значени  модифицированных адресов оТ1ерандов и счетчика команд).

ад

29,

/Kl7 ФиъЛ П л и П I Г/ Л 1- I11 11

7/

ь

Фиг.5 75 Т6 77 1-н1ТЗ ТЧ 75 11Н 7/и7J

Claims (4)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПАМЯТИ С ПРОЦЕССОРОМ, содержащее входной коммутатор, два блока памяти, два селектора выходной информации памяти, входной регистр., два селектора адреса памяти, два регистра адреса памяти, блок коррекции первого операнда, блок коррекции второго операнда, блок обнаружения конфликтов, регистр первого операнда, регистр второго операнда, регистр восстановления операнда и первый селектор входной информации устройства, причем первый информационный вход входного коммутатора является первым информационным входом устройства, второй информационный вход входного коммутатора соединен с. первым информационным входом регистра восстановления операнда, с выходом регистра второго операнда и является информационным выходом второго операнда устройства, первый вход микрокоманд уровней совмещения операций устройства соединен с управляющим входом входного коммутатора и с входом записи-чтения входного регистра, информационный вход которого соединен с выходом входного коммутатора, выход входного регистра соединен с первыми входами блока коррекции первого операнда и блока коррекции второго операнда, первый, второй и третий адресные входы уровней совмещения устройства соединены соответственно с первыми, вторыми и третьими информационными входами первого и второго селекторов адреса памяти, четвертые информационные входы которых соединены с первым информационным входом блока обнаружения конфликтов и с четвертым адресным входом уровней совмещения устройства, выходы первого и второго селекторов адреса памяти соединены соответственно с информационными входами первого 'и второго регистров адреса памяти, выход первого регистра памяти соединен с управляющим входом первого селектора выходной информации памяти, адресным входом первого блока памяти и с вторым информационным входом блока обнаружения конфликтов, третий информационный вход которого соединен с _с выходом второго регистра адреса памяти, 4g с адресным входом второго блока памяти и с управляющим входом второго селектора выходной информации памяти, выходы первого и второго блоков памяти соединены соответственно с информационными входами _ Первого и второго селекторов выходной ин- с формации памяти, группы управляющих входов блока коррекции первого операнда и блока коррекции второго операнда соединены соответственно с первой и второй группами выходов блока обнаружения конфликтов, выходы блока' коррекции второго операнда и блока коррекции первого операнда соединены соответственно с информационными входами регистра второго операнда и регистра первого операнда, выход которого соединен с вторым информационным входом регистра восстановления операнда и является информационным выходом первого операнда устройства, первый, второй и третий информационные входы второй группы устройства соединены соответственно с первым, вторым и третьим информационными входами первой группы первого селектора входной информации устройства, группа выходов регистра восстановления операнда соединена с второй группой ин формационных входов первого селектора входной· информации устройства, отличающееся тем, что, с целью повышения быстродействия, оно дополнительно содержит два регистра выходной информации, второй селектор входной информаций устройства, сумматор, формирователь маркера второго операнда, два селектора входной информации памяти и селектор микрокоманд* причем второй, третий и четвертый входы микрокоманд уровней совмещения операций устройства соединены соответственно с первым, вторым и третьим информационными входами селектора микрокоманд, первый выход которого соединен с управляющими входами первого селектора адреса памяти и первого селектора входной информации памяти и с входами записи-чтения первого блока памяти и первого регистра выходной информации, второй выход селектора микрокоманд соединен с управляющими входами второго селектора входной информации памяти, второго селектора адреса памяти, с вторым управляющим входом блока обнаружения конфликтов и с входами записичтения второго блока памяти р второго регистра выходной информации, информационный вход которого соединен с выходом селектора выходной информации памяти, первый и второй информационные входы первой группы устройства соединены соответ ственно с первыми информационными входами первого и второго селекторов входной информации памяти, вторые информационные входы которых соединены с выходом входного регистра, третьи информационные входы первого и второго селекторов входной информации' памяти соединены с вторым входом блока коррекции второго операнда и с выходом второго селектора входной информации устройства, информационный вход которого соединен с выходом первого селектора входной информации устройства, выходы первого и второго селекторов входной информации памяти соединены соответственно с информационными входами первого и второго блоков памяти, третий выход селектора микрокоманд соединен с управляющим входом первого селектора входной информации устройства, с первыми входами сумматора и формирователя маркера второго операнда, с входом чтения-записи регистра первого операнда, первый информационный вход первой группы устройства соединен с вторыми входами сумматора и формирователя маркера второго операнда, выходы которых соединены соответственно с управляющим входом второго селектора входной информации устройства и с входом чтения-записи регистра второго операнда, выходы первого регистра выходной информации соединены с информационными входами третьей группы первого селектора входной информации устройства и являются информационными выходами группы устройства, выход второго регистра выходной информации соединен с вторым входом блока коррекции первого операнда и является информационным выходом группы устройства.

2. Устройство по π. 1, отличающееся тем, что блок обнаружения конфликтов содержит два регистра адресов чтения операнда, две схемы сравнения адресов, две схемы сравнения младшего разряда адресов, восемь элементов И и четыре элемента ИЛИ, причем третий и второй информационные входы блока соединены соответственно с информационными входами первого и второго регистров адресов чтения операнда, выходы старших разрядов адресов операнда которых соединены соответственно с первыми входами первой и второй схем сравнения адресов, выходы младшего разряда адресов операнда первого и второго регистров адресов чтения операнда соединены соответственно с первыми входами первой и второй схем сравнения младшего разряда адресов, вторые входы которых соединены с первыми входами первого и второго элементов И, с вторыми входами первой и второй схем сравнения младшего разряда адресов и являются первым информационным входом блока, управляющий вход блока соединен с первыми входами третьего, четвертого, пятого и шестого элементов И, вторые входы первого, третьего и четвертого элементов И соединены с первым входом седьмого элемента И и с выходом первой схемы сравнения адресов, вторые входы второго, пятого и шестого элементов И соединены с первым входом восьмого элемента И и с выходом второй схемы сравнения адресов, выходы первой и второй схем сравнения младшего разряда адресов соединены соответственно с вторыми входами седьмого и восьмого элементов И, выходы первого и третьего элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, выходы четвертого и седьмого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выходы первого и второго элементов ИЛИ и выход первой схемы сравнения младшего разряда адресов образуют первую группу выходов блока, выходы второго и пятого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выходы шестого и восьмого элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выходы третьего и четвертого элементов ИЛИ и выход второй схемы управления младшего разряда адресов образуют вторую группу выходов блока.

3. Устройство по π. 1, отличающееся тем, что каждый из блоков коррекции первого операнда и коррекции второго операнда содержит три элемента НЕ, восемь элементов И и четыре элемента ИЛИ, причем первый вход блока соединен с первыми входами первого, второго, третьего и четвертого элементов И, управляющий вход блока соединен с входами первого, второго и третьего элементов НЕ и с вторыми входами первого и третьего элементов И и с первыми входами пятого и шестого элементов И, выход первого элемента НЕ соединен с вторыми входами второго и четвертого элементов И, выход второго элемента НЕ соединен с первым входом седьмого элемента И, выход третьего элемента НЕ соединен с первым входом восьмого элемента И, выходы первого и второго элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с вторым входом пятого элемента И выходы третьего и четвертого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен с вторым входом шестого элемента И, второй вход блока соединен с вторыми входами седьмого и восьмого элементов И, выходы пятого и седьмого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выходы шестого и восьмого элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выход блока образован выходами третьего и четвертого элементов ИЛИ.

4. Устройство по π. 1, отличающееся тем, что формирователь маркера второго операнда содержит память констант маркера и селектор _t выходной информации, причем управляющий вход селектора выходной информации соединен с входом чтения памяти констант маркера и является первым входом формирователя, выход памяти констант маркера соединен с информационным входом селектора выходной информации, выход которого является выходом формирователя.