SU1138834A1 - Асинхронный регистр сдвига - Google Patents

Abstract

АСИНХРОННЫЙ РЕГИСТР СДВИГА, содержащий  чейки пам ти из шести элементов ИЛИ-НЕ, образующих две симметричные цепочки, причем в каждой цепочке выход первого элемента ИЛИ-НЕ соединен с первыми входамь второго и третьего элементов ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ каждой цепочки соединен с вторым входом второго элемента ИЛИ-НЕ другой цепочки той же  чейки пам ти, первый вход первого элемента ИЛИ-НЕ каждой цепочки  вл етс  ее информационным входом, а выход ее третьего элемента ИЛИ-НЕ - информационным выходом, причем информационные входы цепочек каждой  чейки пам ти, кроме первой, соединены с информационными выходами цепочек предыдущей  чейки пам ти, информационные входы цепочек первой  чейки пам ти  вл ютс  информационными входами .регистра, а информационные выходы цепочек последней  чейки пам ти  вл ютс  его информационными выходами, отличаюп1;ийс   тем, что, с целью повышени  быстродействи  асинхронного регистра сдвига, в каждой цепочке ее информационный вход соединен с вторым входом третьего элемента ИЛИ-НЕ, а выход второго элемента ИЛИ-НЕ, соединенный с-вторьж входом первого элемента ИЛИ-НЕ,  вл етс  управл ющим выходом цепочки и во всех  чейках пам ти, кроме первой, соединен с третьим входом второго элемента ИЛИ-НЕ одноименной цепочки преды (Л дущей  чейки пам ти, управл ющие выходы цепочек первой  чейки пам ти  вл ютс  первым и вторым управл ющими выходами регистра, а третьи входы вторых элементов ШШ-НЕ цепочек последней  чейки пам ти - первым и вторым управл ющими входами регистра , информационные выходы цепочек каждой  чейки пам ти, кроме , со соединены с третьими входами третьих 00 элементов ИЛИ-НЕ соответствующих цеоо 00 почек предыдущей  чейки пам ти, информационные выходы Яепочек первой  чейки пам ти  вл ютс  третьим и . четвертым управл кицими выходами регистра , а третьи входы третьих элементов ИЛИ-НЕ цепочек .последней  чейки пам ти  вл ютс  третьим и четвертым управл кицими входами регистра .

Description

1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении цифровых вычислительных устройств.

Известен асинхронный регистр сдвига на элементах И-НЕ, содержащий  чейки пам ти, кажда  из которых состоит из трехстабильного триггера на трех элементах и вспомогательного элемента, причем первые входы первых двух элементов трехстабильного триггера  вл ютс  информационными входами  чейки, а первые входы его третьего и вспомогательного элементов объединены и  вл ютс  управл ющим входом Ячейки, выходы первых двух элементов трехстабильного триггера  вл ютс  информационными выходами  чейки, а выход его третьего элемента соединен с вторым входом вспомсэгательного элемента, выход которого  вл етс  управл ющим выходом  чейки, информационные и управл юф ий входы 5-й  чейки соединены соответственно с информационными и управл ющим входами (1-1)-й  чейки, два входа первых двух элементов трехстабильного триггера 1-й  чейки и третий вход ее вспомогательного элемента соединены соответственно с информационными и управл ющим выходами (1+1)-й  чейки, а третий и п тый входы вспомогательного элемента i-й  чейки соединены с информационными выходами (1+2)-й  чейки. Регистр характеризуетс  высоким быстродействием: сдвиг информации на один разр д осуществл етс  в нем за не завис щее от числа  чеек пам ти врем , равное 61, где - задержка одного элемента И-НЕ ClJ.

Недостаток этого регистра - избыточность оборудовани , необходимого дл  хранени  одного бита информации

Наиболее близким к предлагаемому по технической сущности  вл етс  регистр сдвига на элементах И-НЕ, состо щий из  чеек пам ти, кажда  из которых состоит из шести элементов , образующих две симметричные цепочки такие, что первые элементы обеих цепочек образуют основной, а вторые - вспомогательный RS-триггеры  чейки, причем первый, второй и третий входы первого элемента каждой цепочки  вл ютс  ее информационным, первым и вторым управл ющими входами , а выход соединен с первыми вхо

388342

дами второго и третьего элементов, второй вход которого соединен с выходом второго элемента, а выход  вл етс  информационньм и управл ющим 5 выходом цепочки, причем информационный выход и первый управл ющий выход каждой цепочки |-й  чейки пам ти соединены с информационным входом и управл ющим выходом соответствующей О цепочки (in-1)-и  чейки регистра, а ее второй управл ю1ций вход - с управл ющим выходом противоположной цепочки (i-f1)-й  чейки регистра 2. Однако известный регистр характеризуетс  низким быстродействием: сдвиг на один разр д происходит за врем , лежащее, в зависимости от записанной в регистр информации, в пределах 4 - бГп, где задержка одного элемента И-НЕ; п - число  чеек регистра.

Цель изобретени  - повышение быстродействи  регистра сдвига.

Указанна  цель достигаетс  тем, 5 что в асинхронном регистре сдвига, содержащем  чейки пам ти из шести элементов ИЛИ-НЕ, образующих-две симметричные цепочки, причем в каждой цепочке выход первого элемен 0 та ИЛИ-НЕ соединен с первыми входами второго и третьего элементов ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ каждой цепочки соединен с вторым входом вто.рого элемента ИЛИ-НЕ другой цепочки j той же  чейки пам ти, первый вход

первого элемента ИЛИ-НЕ каждой цепочки  вл етс  ее информационным входом, а выход ее третьего элемента ИЛИ-НЕ информационным выходом, причем инфорQ мационные входы цепочек каждой  чейки пам ти, кроме первой, соединены с информационными выходами цепочек предыдущей  чейки пам ти,, информационные входы цепочек первой  чейки 5 пам ти  вл ютс  информационными входами регистра, а информационные выходы цепочек последней  чейки пам ти  вл ютс  его информационными выходами , в каждой цепочке ее информацибнQ ный вход соединен с вторым входом третьего элемента , а выход второго элемента ИПИ-НЕ, соединенный с вторым входом первого элемента ИЛИ-НЕ,  вл етс  управл ющим выходом цепочки и во всех  чейках пам ти , кроме первой, соединен с третьим входом второго элемента ИЛИ-НЕ одноименной цепочки предьвдущей  чейки пам ти, управл ющие выходы цепочек первой  чейки пам ти  вл ютс  первым и вторым управл ющими выходами регистра , а третьи входы вторых элементов ИЛИ-НЕ цепочек последней  чейки пам ти - первым и вторым управл ющими входами регистра, информационные выходы цепочек каждой  чейки пам ти,- кроме первой, соединены с третьими входами третьих элементов ИЛИ-НЕ соответствующих цепочек предыдущей  чейки пам ти, информационные выходы цепочек первой  чейки пам ти  вл ютс  третьим и четвертым управл ющими выходами регистра, а третьи входы третьих элементов ИЛИНЕ цепочек последней  чейки пам ти  вл ютс  третьим и четвертым управл ющими входами регистра. На фиг. 1 изображена схема предлагаемого регистра сдвига; на фиг.2 схема подключени  регистра к источнику и приемнику информации. Регистр 1 содержит  чейки 2 пам  ти, кажда  из которых состоит из двух симметричных цепочек 3, образо ванных трем  элементами ИЛИ-НЕ 4В каждой цепочке 3 выход элемента 4 соединен с первыми входами элементов 5 и 6, выход элемента 6 соедине с первым входом элемента 4. Второй вход элемента 4, соединенный с вторым входом элемента 6,  вл етс  информационным входом 7 цепочки 3, а выход элемента 6 - ее информацион ным выходом 8. Между цепочками 3 каж дой  чейки 2 существует триггерна  св зь, образованна  соединением вых да элемента 5 каждой цепочки 3 с вт рым входом элемента 5 другой цепочки 3. Выход элемента 5 каждой цепоч ки 3  вл етс  ее управл ющим выходом 9, а третьи входы элементов 5 и 6 - первым 10 и вторым 11 управл  щими входами. Информационные входы обеих цепочек 3 каждой  чейки 2, кр ме первой, соединены с информационными выходами 8 соответствующих цеп чек 3 предыдущей  чейки 2, а информ ционные выходы 8 обеих цепочек 3 ка дой  чейки 2, кроме последней, соед нены с информационными входами 7 со ответствуюпщх цепочек 3 предьщущей  чейки 2. Информационные входы 7 цепочек 3 первой  чейки-2  вл ютс  первым 12 и вторым 13 информационны входами регистра 1, а информационны выходы 8 цепочек 3 последней  чейки 2 - его первым 14 и вторым 15 информационными выходами. Управл ющие выходы 9 цепочек 3 каждой  чейки 2, кроме первой, соединены с первыми управл ющими входами 10 соответствующих цепочек 3 предыдущей  чейки 2, а управл ющие входы 10 и 11 цепочек 3 каждой  чейки 2, кроме последней, соединены соответственно с управл ющим 9 и информационным 8 выходами соответствующей цепочки 3 предыдущей  чейки 2. Управл ющие выходы 9 цепочек 3 первой  чейки 2  вл ютс  первым 16 и вторым 17 управл ющими выходами регистра 1, а информационные . выходы 8 - его третьим 18 и четвертым 19 управл ющими выходами. Управл ющие входы 10 цепочек 3 последней  чейки 2  вл ютс  первым 20 и вторым 21 управл ющими входами регистра 1 , а управл ющие входы 11 - его третьим 22 и четвертым 23 управл ющими входами. В состав схемы (фиг. 2) вход т регистр 1, источник 24 информации, приемник 25 информации и вспомогательный элемент ИЛИ-НЕ 26. Информационные выходы 27 и 28 источника 24 соединены соответственно с первмм 12 и вторым 13 информационными входами регистра 1. Управл ющий вход 29 источника 24 соединен с выходом 30 вспомогательного элемента 26, первый , второй, третий и четвертый входы которого соединены соответственно с первым 16, вторым 17, третьим 18 и четвертым 19 управл ющими выходами регистра 1. Информационные выходы 14 и 15 регистра 1 соединены соответственно с первым 31 и вторым 32 информационными входами приемника 25. Управл ющие входы 20 и 21 регистра 1 объединены в один управл ющий вход 33, соединенный с управл ющим выходом 34 приемника 25. Управл ющие входы 22 и 23 регистра 1 соединены с источником посто нного сигнала логического О. В устойчивом состо нии регистра 1 кажда  из цепочек 3  чейки 2 может находитьс  либо в рабочем состо нии, либо в состо нии гашени . Рабочее состо ние соответствует наличию информации в цепочке 3 (комбинаци  001 на выходах элементов 4-6), а состо ние гашени  - отсутствию информации (комбинаци  100 31 на выходах элементов 4 - 6). Триггерна  св зь между элементами 5 двух цепочек 3  чейки 2 предотвращает запись информации одновременно в обе цепочки 3  чейки 2. Если цепоч ка 3 i-й  чейки 2 находитс  в рабочем состо йии, то сигналы на ее информационном 8 и управл ющем 9 выходах запрещают запись информации в од ноименную цепочку 3 (1-1)-й  чейки 2 Поэтому следующие одна за другой информационные единицы (нули) не могут находитьс  в регистре 1 в цепочках 3 двух смежных  чеек 2, а об зательно раздел ютс  цепочкой 3, наход щейс  в состо нии гашени , причем симметрична  ей цепочка 3 той же  чейки 2 может находитьс  как в состо нии гашени , так и в рабочем соето нии , т.е. хранить информацию. Таким образом, следующие одна за другой информационные единицы (нули) в регистре (в устойчивом его состо нии ) через разр д (Неплотно), а че редующиес  01010 - в соседних разр дах (Плотно) . При неплотном заполнении дл  хранени  одного бита требуютс  две  чейки 2, при плотном заполнении - одна  чейка 2. Можно считать , что один бит информации занимает в среднем 1,5  чейки 2, а способ хранени  назвать полуплотным . Сдвиг информации в регистре проис ходит следующим образом. Единица, записанна  в j-ю  чейку 2 регистра 1, перемещаетс  в (; + 1)-ю  чейку 2, если .(1-И)-   чейка 2 и соответствующа  цепочка 3 (|+2)-й  чейки 2 наход тс  в состо нии гашени . При этом на информационном 8 и управл ющем 9 выходах цепочки 3 (+1)-й  чейки 2 присутствуют сигналы разрешени  записи информа ции. Информационный сигнал с выхода элемента 6 цепочки 3 i-й  чейки пам  ти через шину 8 поступает на вход 7 одноименной цепочки 3 (f+1)-й  чейки 2, вызыва  поочередное переключение элементов указанных цепочек 3 i-й и (1+1)-и  чеек 2 в следующей последовательности: 4 - - 5 j+i-5 4 -6 -6- (индекс у номера элемента обозначает номер  чейки 2, в состав которой этот элемент входит) .. В результате цепочка 3 (+1)-й  чейки устанавливаетс  в рабочее сос то ние (011 на выходах элемен346 уов 4. , 5j , 6,), а цепочка 3 i-й  чейки - в состо ние гашени  (100 на выходах элементов , 5, 60- Таким образом,, врем  сдвига информации на один разр д составл ет в предлагаемом регистре 6f, где tсредн   задержка элемента ИЛИ-НЕ, и не зависит от числа  чеек регистра. Последовательное переключение элементов цепочек обеспечивает устойчивость процесса продвижени  информации, так как делает его не завис щим от величин задержек элементов и их соотношени  . При продвижении по регистру информации распредел етс  автоматически Плотно или Неплотно в зависимости от внутренних состо ний  чеек и состо ний их входов. . Взаимодействие первой  чейки 2 регистра 1 с источником 24 информации и приемником 25 информации осуществл етс  по принципу согласованного обмена или по принципу Запрос Ответ . При этом информационные и управл ющие сигналы регистра 1, а также информационные сигналы источника 24 и приемника 25 информации представлены в парафазном коде. Парафазные сигналы на управл ющих- выходах 16-19 преобразуютс  в однофазный сигнал на выходе 30 элемента 26, управл ющий передачей информации из приемника в регистр. В исходном состо нии на информационных выходах 27 и 28 источника установлен парафазный код 00 (отсутствие информации ) , регистр 1 пуст (все цепочки 3 наход тс  в состо нии гашени ), сигнал О на выходе 30 элемента 26 означает дл  источника разрешение установки информационного, кода (01 или 10) на выходах 27 и 28. Информационный код поступает на входы 12 и 13 регистра 1 и через 3fфиксируетс  одной из цепочек 3 первой  чейки 2, о чем свидетельствует по вление сигнала 1 на выходе 30 элемента 26. По этому сигналу источник 24 должен перевести информационные вы- ходы 27 и 28 в состо ние гашени  (00), которое означает разрешение продвижени  информации во вторую .  чейку 2 регистра 1 . ПocJieдний способен отреагировать на этот переход через 2 (врем  переключени  элементов 4 и 6,) . Далее за врем  51 происходит последовательное переключение п ти элементов одноименных цепочек 3 первой и второй  чеек 2, после чего пере1а1ючаетс  элемент 26 в состо ние О. Этот сигнал означает дл  источника 24 разрешение установки на выходах 27 и 28 нового информационного кода. Если очередной передаваемьй бит отличаетс  от предьщущего , то он принимаетс  в регистр сразу после по влени  на информационных входах 12 и 13 регистра 1, так как предь1п;ущий бит передаетс  по дру гому плечу регистра. Если очередной передаваемый бит совпадает с предыду щим, то до момента его приема проходит еще 4f. Это врем  необходимо дл  того, чтобы предыдущий бит информации зафиксировалс  в третьей  чейке 2, а соответствующие.цепочки 3 первой к второй  чеек 2 перешли в. состо ние гашени . Перва   чейка 2 при приеме информации всегда проходит через соето ние гашени , а далее информаци  распредел етс  по регистру автомати чески, не зависимо от источника. Пе риод следовани  информационных сигналов Tj на входе регистра 1 при плотном заполнении определ етс  по формуле Тз ( 2v)+5V+i:l где - врем  переключени  источника в состо ние Т° - то же, но в состо ниеМО или 01. При Т Ч2Ги , . В случае неплотного заполнени  Тз Зг+тах(, 2t)-(-5t+max( или Тз 14Тпри Т ;° ;2гги . в процессе считывани  информации из регистра 1 приемник 25 управл ет передачей информации с помощью сигнала на управл ющем выходе 34, кото рый поступает на управл ющий вход 3 регистра 1. В исходном состо нии, когда приемник 25 не может прин ть информацию, сигнал 1 на выходе 34 преп тствует переходу последней  че ки 2 регистра 1 в рабочее состо ние т.во первый записанный в регистр 1 бит хранитс  в предпоследней  чейке 2. На информационныхвыходах 14 и 15 регистра 1 установлен код 00 (отсутствие информации). Посто нные сигналы О на входах 22 и 23 регис ра 1 не преп тствуют переключению элементов 6 последней  чейки 2, сигналы 1 на, управл ющих входах 20 и 21 регистра 1 поддерживают обе цепочки 3 последней  чейки 2 в состо нии гашени . Если приемник 25 готов к приему информации, он устанавливает на выходе 34 сигнал О, разрешающий переключение одной из цепочек 3 последней  чейки 2, котора  через 5 Т приходит в рабочее состо ние. При этом на информационных выходах 14 и 15 регистра 1 устанавливаетс  код 10 или 01. Далее приемник 25 за врем  l принимает информацию и измен ет .сигнал на выходе 34 , что вызывает гашение соответствующей цепочки 3 последней  чейки 2 регистра 1 за врем  :Я:. После гашени  последней  чейки 2 регистра 1 приемник 25 может вновь подавать сигнал запроса на считывание (изменение сигнала на выходе 34 из 1 в О за врем  ) Таким образом, при считывании информации из плотно заполненного регистра период следовани  информационных сигналов выражаетс  формулойТ ,5Ег+Т°-;+Зсч-т;-° , или т ЯХ ггт-iTj т т -П IC, при i fif, -i fjp -U. При неплотном заполнении регистра , когда следующие один за другим биты разделены цепочкой 3, наход щейс  в состо нии гашени , требуетс  дополнительное врем , в течение которого регистр готовитс  к реакции на смену сигнала на выходе 34 приемника 25. Поэтому врем  ТJ pможет быть увеличено до 2V, а - до 4С. Формула дл  Т;;, принимает вид 5С-+тах(Т°- ,2Г) +3С+тах(), или при т ,рЧ2гг и 4т, Тсх сравнению с известным предлагаемый асинхронный сдвига при том же числе разр дов п дает пропорциональный п выигрьш по быстродействию , так как врем  сдвига бита информации на один разр д в предлагаемом регистре не зависит от числа разр дов п. Характеристики сложности  чейки известного и предлагаемого регистров одинаковы и равны 22 (суммарное количество входов и выходов элементов ИЛИ-НЕ, вход щих в сос|тав  чейки) .

20 22

Щ

23 2f

/5 jgf

Фмг.1

Фиг.2

Claims (1)

1. АСИНХРОННЫЙ РЕГИСТР СДВИГА, содержащий ячейки памяти из шести элементов ИЛИ-HE, образующих две симметричные цепочки, причем в каждой цепочке выход первого элемента ИЛИ-НЕ соединен с первыми входам! второго и третьего элементов ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ каждой цепочки соединен с вторым входом второго элемента ИЛИ-НЕ другой цепочки той же ячейки памяти, первый / вход первого элемента ИЛИ-НЕ каждой цепочки является ее информационным входом, а выход ее третьего элемента ИЛИ-НЕ - информационным выходом, причем информационные входы цепочек каждой ячейки памяти, кроме первой, соединены с информационными выходами цепочек предыдущей ячейки памяти, информационные входы цепочек первой ячейки памяти являются информационными входами,регистра, а информационные выходы цепочек последней ячейки памяти являются его информационными выходами, отличающийс я тем, что, с целью повышения быстродействия асинхронного регистра сдвига, в каждой цепочке ее информационный вход соединен с вторым входом третьего элемента ИЛИ-НЕ, а выход второго элемента ИЛИ-НЕ, соединенный с>вторым входом первого элемента ИЛИ-НЕ, является управляющим выходом цепочки и во всех ячейках памяти, кроме первой, соединен с третьим входом второго элемен- § та ИЛИ-НЕ одноименной цепочки предыдущей ячейки памяти, управляющие выходы цепочек первой ячейки памяти являются первым и вторым управляющи ми выходами регистра, а третьи входы g вторых элементов ИЛИ-НЕ цепочек последней ячейки памяти - первым и вторым управляющими входами регистра, информационные выходы цепочек каждой ячейки памяти, кроме первой, соединены с третьими входами третьих элементов ИЛИ-НЕ соответствующих цепочек предыдущей ячейки памяти, информационные выходы Цепочек первой ячейки памяти являются третьим и четвертым управляющими выходами регистра, а третьи входы третьих элементов ИЛИ-НЕ цепочек последней ячейки памяти являются третьим и четвертым управляющими входами регистра.