SU1141402A1 - Матричное устройство дл делени - Google Patents

Abstract

МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ, содержащее матрицу суммирующих модулей, имеющую п столбцов (п число разр дов частного) и () строк

Description

элементов И и п тым входом j-ro анализатора , второй вход первого элемента ИЛИ соединен с вторыми входами второго элемента ИЛИ, четвертого и восьмого элементов И и четвертьм входом j-ro анализатора, третий вход которого соединен с третьими входами первого и третьего элементов ИЛИ и третьего элемента И, с входом третьего элемента НЕ, вторым входом п того элемента ИЛИ и вторым входом седьмого элемента И, первый вхбд которого соединен с входом четвертого элемента НЕ, с первыми входами третьего и п того элементов ИЛИ и третьего элемента И, третьим входом второго элемента ИЛИ и вторым входом j-ro анализатора, первый вход которого соединен с вторыми входами второго и шестого элементов И и первым входом первого элемента И, второй вход которого соединен с выходом первого элемента НЕ, первым входом шестого элемента И и первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, первый вход которого соединен с выходом второго элемента НЕ, первым входом шестого элемента И и третьим входом первого элемента И, выход которого соединен с четвертыми входами первого и второго элементов ИЛИ, вторым входом третьего элемента ИЛИ, входом п того элемента НЕ и первым входом седьмого элемента ИЛИ, второй вход которого соединен 6. выходом третьего элемента И, второй вход которого соединен с выходом четвертого элемента ИЛИ-и третьим входом четвертого элемента И, четвертый вход которого соединен с выходом п того элемента ИЛИ и третьим входом восьмого элемента И, четвертый вход которого соединен с выходом шестого элемента НЕ и вторым входом дес того элемента И, первый вход которого соединен с первым входом восьмого /элемента ИЛИ и выходом восьмого элемента НЕ, вход которого соединен t выходом шестого элемента ИЛИ и четвёртым входом п того элемента И, первый , второй и третий входы которого соединены соответственно с выходами первого, второго и третьего элементов ИЛИ, входы первого и второго эле ментов НЕ соединены соответственно с первым и вторым выходами переноса (j-l)-ro анализатора, выход четвертого элемента И соединен с третьим входом седьмого элемента ИЛИ, выход которого  вл етс  первым выходом -го анализатора, выход дес того элемента И соединен с первым входом дев того элемента ИЛИ, второй вход которого соединен с выходом восьмого элемента И, а выход - с вторым входом переноса (j+1)-ro анализатора, вход шестого элемента НЕ соединен с выходом седьмого элемента И, вькоды третьего, четвертого и п того элементов НЕ соединены соответственно с первым, вторым к третьим входами дев того элемента И, выход которого соединен с вторым входом восьмого элемента ИЛИ, выход которого соединен с первым входом переноса (j+1)го анализатора, выход п того элемента И соединен с входом седьмого элемента НЕ, выход которого  вл етс  вторым выходом j-ro анализатора.

1

Изобретение относитс  к вычислительной технике.

Известно устройство дл  делени , содержащее счетчики делимого, делител  и результата , первый и второй счетчики, переключатель, два управл ющих ключа, два формировател  импульсов , триггер и элемент И П.

Недостатком устройства  вл етс  малое быстродействие.

Известно устройство дл  умножени  и делени  последовательно-параллельного действи , содержащее преобразователь цифр множимого (делител ) в единичный код, реверсивные счетчики цифр -множител  (частного), ревер .сивные .счетчики произведени  (делимого ) , триггер реверса произведени , п групп (п - разр дность операндов) элементов И и ИЛИ t23 Недостатком данного устройства  в л етс  низкое быстродействие, обуславливаемое последовательно-параллельным принципом выполнени  операций . Наиболееблизким к предлагаемому по технической сущности  вл етс  мат ричное устройство делени , содержащее матрицу из однотипных суммирующих модулей, расположенных по п столбцам (п - число разр дов частного ) и строкам (k - число разр дов делимого) , п анализаторов (детекторов ) , кодопреобразователь, формирующий двоичный код частного, раз р дные выходы частного, разр дные выходы остатка, представл емого в виде двухр дного кода, разр дные .входы кода делимого, разр  дные входы делител  и управл ющий вход делени , причем входы переноса, сум№1 и кратного делител  каждого (i, j)го суммирующего модул , т.е. модул  лежащего на пересечении i-ii строки и j-ro столбца,исключа  1-й,1-е суммирующие модули и (k-f-j-1 , jj-e суммирующие модули соединены соответственно с выходом переноса (i+1, j-1)го суммирующего модул , выходом суммы (i, j-1)-ro модул  и входом кратного делител  (i-1 , j-1)-ro модул , входы кратного делител  (k+i-1, j)го суммирующего модул , вход переноса которого соединен с входом вычита ни , присоединены к входу кратного делител  (k-bi-2, j-1)-ro сумт ирующего модул , входы сумм1,1 и кратного делител  (i, 1)-го модул , входы вычитани  которого присоединены к управл ющему входу делени , подключены соответственно к i-м разр дам, входы делимого и входа делител , матричного устройства делени , первый и второй выходы i-ro разр да остатка подключены соответственно к вйходу суммы и переноса ( , п)-го суммирующего модул  матричного устройства деЛени  j-й разр д выхода частного которого присоединен к j-му разр ду выхода ко допреобразоватеп , j-й вход + 1 которого соединен с вьгходом + 1 j-ro анализатора и входами вычитани  (i, j+1)-x суммирующих модулей, вход сложени  которых подключен к j-му входу +1 кодопреобразовател  и к выходу +1 j-ro анализатора, первьи второй, третий, четвертый и п тьй входы которого соединены соответст .-1 24 венио с выходами переноса и суммы (i, j)-ro суммирующего модул , с выходами переноса и суммы (i+1, j)-ro Сзммирующего модул  и выходом переноса (i-i-2, j)-ro суммирующего модул . Особенностью данного матричного устройства дл  делени   вл етс  то, что в его матрице выполн етс  суммирование с запоминанием переноса, т.е.. суммирующие модули казщого столбца формируют очередной остаток в виде двухр дного кода - кода поразр дных сумм и кода поразр дных переносов Гз . Недостатком известного устройства  вл етс  малое быстродействие из-за большой задержки в анализаторе при формировании выходного сигнала +1 или -1 по результату анализа старших разр дов двухр дного кода . остатка , полученного на предыдущем этапе делени . Целью изобретени   вл етс  повышение быстродействи  матричного устройства дл  делени  Поставленна  цель достигаетс  тем что в матричном устройстве дл  делени  , содержащем матрицу сум шрующих модулей, имеющую п столбцов (п - число разр дов частного) и (n+k-l) строк (k - число разр дов делимого), преобразователь избыточного кода частного в двоичный код и п анализаторов , каждый из которых содержит первый, второй, третий, четвертый и п тый элементы И, первый, второй и третий элементы ИЛИ, первый и второй элементы НЕ, причем входы переноса, суммы и делител  каждого (i, j)-ro суммирующего модул  (i - номер строки матрицы, j - номер столбца матрицы ) , .исключа  (i,1)-e суммирующие модули, соединены соответственно с выходом переноса (i+1, j-1)-ro сумми рующего модул , выходом суммы (i, j-1)-TO суммирующего модул , входом делител  (i-1, j-1)-ro суммирующего модул , входы суммы и дели ° суммирующего модул  соединены соответственно- с i-мы разр дами входов делимого и делител  устройства, а вход вычитани  - с управл ющим входом делени  устройства , вход переноса (k+i-1, j)-ro суммирующего модул  соединен с входом вычитани  этого суммирующего модул , выходы суммы и переноса ( n+t-1, n)-ro суммирующего модул  Соответственно с выходами двухр дного кода остатка устройства, выход j-rp разр да частного которого соеди нен с выходом j-ro разр да преобразовател  избыточного кода частного в двоичный код, J-M информационным входом соединенного с первым выходом j-ro анализатора и с входом вычитани  (i, j+1)-ro суммирующего модул , вход сложени  которого соединен с J-M информационным входом преобразовател  избыточного кода частного в двоичный код и с вторым выходом j-ro анализатора, первый, второй, третий, четвертый и п тый входы анализатора - соответственно с выходами переноса и суммы (i, j)-ro суммирующего модул , с выходами переноса и суммы (i+1, j)-ro суммирующего модул  и выходом переноса (i-+2, j)-ro суммирующего модул , в каждый j-й анализатор введены дополнительно чет вертый, п тый, шестой, седьмой, вось мой и дев тый элементы ИЛИ, шестой, седьмой, восьмой, дев тый и дес тый элементы И, третий, четвертый, п  тый, 11естой, седьмой и восьмой элементы НЕ 5 причем первый вход первого элемента ИЛИ соединен с первыми входами второго элемента ИЛИ, четвертого и восьмого элементов И и п тым входом j-ro анализатора, второй вход первого элемента ИЛИ - с вторыми вхо дами второго элемента ИЛИ, четвертого и восьмого элементов И и четвертым входом j-ro анализатора, третий вход которого соединен с третьими входами первого и Треть&го элементов ИЛИ и третьего элемента И, с входом третьего элемента НЕ, вторым входом п того элемента ИЛИ и вторым входом седьмого элемента И, первым входом соединенного с входом четвертого элемента НЕ, с первыми входами тре тьего и п того элементов ИЛИ и третьего элемента И, третьим входом второго элемента ИЛИ и вторым входом j-ro анализатора, первый вход которого соединен с вторыми входами второго и шестого элементов И и первьм входом первого элемента И, вторым входом соединенного с выходом первого элемента НЕ, первым входом шестого элемента И и первым входом четвер того элемента ИЖ, второй вход которого соединен с выходом второго элемента И,первьм входом соединенного с выходом второго элемента НЕ, первым входом шестого элемента И и . третьим входом первого элемента И, выход которого соединен с четвертыми входами первого и второго элементов ИЛИ, вторым входом третьего элемента ИЛИ, входом п того элемента НЕ и первым входом седьмого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, второй вход которого соединен с выходом четвертого элемента ИЛИ и третьим входом четвертого элемента И, четвертым входом соединенного с выходом п того элемента ИЛИ и третьим входом восьмого элемента И, четвертый вход которого соединен с выходом шестого элемента НЕ л вторым входом дес того элемента И, первым входом соединенного с первым входом восьмого элемента ИЛИ и выходом восьмого элемента НЕ, вход которого соединен с выходом шестого элемента ИЛИ и четвертым входом п того элемента И, первый , второй и третий входы которого соединены соответственно с выходами первого, второго и третьего элементов ИЛИ, входы первого и второго элементов НЕ - соответственно с первым и вторым выходами переноса (j-l)-ro анализатора, выход четвертого элемента И - с третьим входом седьмого элемента ИЛИ, выход которого  вл етс  первым выходом j-ro анализатора, выход дес того элемента И соединен с первым входом дев того элемента ИЛИ, второй вход которого соединен с выходом восьмого элемента И, а выход - с вторым входом переноса () го анализатора, вход шестого элемента НЕ соединен с выходом седьмого элемента И, выходы третьего, четвертого и п того элементов НЕ - соответственно с первым, вторым и третьим входами дев того элемента И, выход которого соединен с вторым входом восьмого элемента ИЛИ, выходом соединенного с первым входом переноса (j-fl)-ro анализатора, выход п того элемента И соединен с входом седьмого элемента НЕ, выход которого  вг л етс  вторым выходом j-ro анализатора. на фиг. 1 приведена структурна  схема матричного устройства дл  делени ; на фиг. 2 - схема анализатора; на фиг. 3 - схема суммирующего модул , Матричное устройство-дл  делени  (фиг. 1) содержит суммирующие модули 1, каждый из которых имеет входы

переноса 2, суммы 3, делител  4, сложени  5 и вычитани  6, выходы переноса 7 и суммы 8, анапизаторы 9, каждый из которых имеет первый 10, второй 11, третий 12, четвертьй 13 и п тый 14 входы анализируемых разр дов остатка, первый 15 и второй 16 входы переноса, первый 17 и второй 18 выходы, первый 19 и второй 20 выходы переноса, преобразователь 21 избьпочного кода частного в двоичный код, имеющий п пар информационных входов 22 и 23, 24 и 25, 26 и 27, 28 и 29 избыточного представлени  частного соответственно и выходы 30 - 34 двоичного кода частного, входы делител  35 - 38 и делимого 39 42 , выходы 43 - 30 двухр дного кода остатка соответственно, управл ющий 51 вход делени ..

Анализатор (фиг. 2) содержит первый 52, второй 53, третий 54, четвертый 55, п тый 56,, шестой 57, седьмой 58, восьмой 59 и дев тьш 60 элементы ИЛИ, первый 61, второй 62, третий 63, четвертый 64, п тый 65, шестой 66, седьмой 67, восьмой 68, дев тый 69 и дес тый 70 элементы И, первый 71, второй.72, третий 73, четвертый 74, п тый 75, шестой 76, седьмой 77 и восьмой 78 элементы НЕ.

Суммируюпщй модуль (фиг. 3) содержит полный двоичный сумматор 79, первый элемент ИЛИ 80, первый 81 и второй 82 элементы И, элемент НЕ 83. В предлагаемом устройстве используютс  положительные нормализованные делитель и делимое (делитель и делимое меньше единицы и не меньше 0,5), причем знаковые разр ды в фор|мировании остатка участи  не принимают , обрабатываютс  только значащие разр ды текущего остатка и кратного делител .

При анализе старших двух разр дов кода поразр дной суммы и трех разр дов кода поразр дного переноса двухр дного кода остатка в предлагаемом устройстве вьщел ют следующие ситуации , определ емые видом остатка:

ненормализованный отрицательный остаток, которым считаетс  отрицательный остаток, имеющий нулевые первый разр д кода поразр дной суммы () и второй разр д кода поразр дных переносов () (наличие с учетом младших разр дов двухр дного кода остатка может означать , что полученный остаток больше или равен по модулю 0,5) -в дальней тем така  ситуаци  называетс  ПОПперспективным отрицательным переполнением;

нормализованный остаток, т.е. остаток, который не  вл етс  ненормализованным ();

предварительно учтенный перенос ПУП, к этому В1еду остатка относитс  остаток, при вынесении решени  о знаке которого был учтен перенос, который вырабатьшаетс  разр дами двухр дного кода, более младшим, чем S1 и П2.

Эти ситуации определ ютс  на j-м этапе делени , а учитываютс  при анализе остатка в начале ()-ro этапа .

На каждом этапе помимо этих видов .остатка анализируетс  первый разр д |П1 кода поразр дных переносов и по два разр да из кодов поразр дных суммы (S1, S2) и поразр дного переноса (П2, ИЗ) двухр дного кода остатка . На основании результатов анализа вырабатываетс  либо сигнал - 1 в текущем разр де частного (+), либо сигнал +1 в текущем разр де частного (-), либо сигнал О при отсутствии сигналов - и +, а также вид ситуации дл  следующего этапа делени .

В таблице 1 приведены правила работы анализатора. При этом местам расположени  разр дов (колонка 2) анализируемого кода соответствует S1, S2 П2, ПЗ

где S1, первый и второй старшие разр ды поразр дной суммы остатка;

И2, ПЗ - второй и третий разр ды кода переноса (П2 - перенос из второго, ПЗ перенос из третьего разр дов остатка).

При составлении таблицы к ЧИСЛУ управл емых сигналов, характеризую1щх остаток на предьщущем (j-l)-M такте, отнесен и сигнал П1 - перенос из первого старшего разр да остатка, сформировавшийс  в начале j-ro этапа делени .

Ситуации ПОП-ПУП 1 характеризуютс  тем, что на предыдущем (j-l)-M этапе остаток по модулю не больше у(), поэтому при его удвоении в начале j-ro этапа он не больше по модулю 1. Это означает, что если к остатку прибавить делитель со знаком противоположным знаку остатка (а именно так прибавл етс  остаток на отдельных этапах делени ), то поразр дна  сумма знакового разр да всегда равна 1. Поэто1 у в данном случае можно утверждать, что остаток положи тельный только тогда, когда при суммировании значащих разр дов сформиру етс  перенос в знаковый разр д. Этот перенос может быть сгенерирован первым разр дом остатка () или же .более младшими разр дами. Учитыва  это, в третьей колонке таблицы (ПОП-ПУП-П1 1) дл  всех кодов S1 , S2, П2, ПЗ анализатором вырабатываетс  сигнал - (+1 j-ro . разр да частного). Кроме того, значени  разр дов остатка, указанных в строках 11 - 16, не могут возникнуть , так как в противном случае будет получен остаток, больший 1. В четвертой колонке, соответствую щей ситуапз и ПОППУП-П1 1, дл  строк 11 - 16 на основании анализируемых разр дов можно заключить, что в знаковый разр д сформирован перенос, поэтому анализатор вырабатывает сигнал -.Дл  строк 11 и 12, кроме того, вырабатываетс  сигнал ПУП дл  того, чтобы перенос, сгенерированны разр дом S2, П2 поразр дной суммы и кода переносов, вторично не учиты . вале   на следующем -(j-l )-м этапе делени . Дл  строк 1 - 6 на основании S1, S2, П2, ПЗ можно заключить, что переноса в знаковый разр д не будет, т.е. остаток отрицательный, поэтому здесь вырабатываетс  анализатором сигнал + (-1 в разр де частного). Кроме того, дл  строк 1 - 4 имеет место ненормализованный отрицательный остаток, поэтому анализатор дл  этих строк вырабатывает сигнал ПОП. Дл  строк 7 - 10 не вьфабатываетс  никаких i сигналов (по S1, S2, П2, ПЗ нельз  судить о значе остатка, но этот остаток по модулю меньше 0,5). Отсутствие сигналов + и - равнозначно значени О в J-M разр де частного. При случае ПОППУП 1 на (j-1)-M этапе имел место ненормализованньй (Отрицательный остаток,поэтому при его суммировании с нормализованным делителем в знаковом разр де получа . 1 2 ,О етс  поразр дна  сумма, равна  О при отрицательном общем знаке (отрицательное переполнение, если не учитывать переноса из значащих разр дов). Поэтому в случае П011-ПУП«П1 (колонка 5), если разр ды S1S2, П2ПЗ поразр дных суммы и кода переносов сгенерируют перенос (строки 11 - 16), то остаток (с учетом П1-1) будет положительным . Поэтому анализатор дл  строк 11-16 вырабатывает сигнал -. Кроме того, дл  строк 11 и 12 вырабатываетс  сигнал ПУП. Коды, соответствующие строкам 1-6, позвол ют заключить, что коды S1S2 и П2ПЗ в знаковый разр д перенос не вырабатывают и остаток не станет положительным . Поэтому дл  строк 1 - 6 анализатор вырабатывает сигнал +. Кроме того, дл  строк 1 - 4 вырабатыва етс  сигнал ПОП. Дл  строк 7 - 10 не вырабатываетс  ни + ни -, т.е. разр д .частного равен 0. В случае, когда ПОП-ПУП- ТТ 1 (копонка 6), остаток не может быть поло сительным , поэтому дл  всех строк можно вырабатывать сигнал +. Коды, соответствующие строкам 1 - 6, не могут иметь место, что в противном случае означало бы получение отрицательного остатка, по модулю не меньше 1. Перенос, сгенерированный разр дами S1S2 ... и П2ПЗ..., пройд  в . знакомый разр д, об зательно обнулит . 1-й значашзий разр д остатка, поэтому дл  строк 7-16 анализатор вырабатывает сигнал ПОП. Кроме того, во всех перечисленных строках, кроме строк 13 - 16, необходимо выработать сигнал ПУП, чтобы запретить на следующем этапе делени  учет переноса, сгенерированного разр дами S2,.. , ПЗ дл  j-ro этапа имеет место ПОП-ПУП П1 1, то это .означает, что дл  нормализованного остатка на предьщущем (j-1)-M этапе сформирован сигнал ПУП, т.е. уже на (j-O-w этапе учтен перенос П1, который по вл етс  только на J-M этапе. Поэтому в этом случае разр ды S1S2... и П2ПЗ... сгенерируют перенос в знаковый разр д . Отсвда по значени м S1S2 и П2ПЗ можно заключить, что остаток будет положительным лишь дл  кодов в строках 11 - 16, поэтому анализатор дл  этих кодов вырабатывает сигнал -. Кроме того, дл  предупреждени  повторного учета переноса, сгенерирован ного разр дами S2 и ИЗ, дл  строк 11-12 вырабатываетс  ПУП. Дл  кодов в строках 1 - 6 можно заключить что переноса в знаковый разр д при учете S1S2..., П1П2... заведомо не будет, остаток отрицателен, поэтому дл  этих кодов анализатор вырабатывает сигнал +.Кроме того,дл  кодов 1-4 строк вырабатываетс  сигнал ПОП. Если имеет место ПОППУП П1 1 (колонка 8), то это означает, что учет S1S2..., П2ПЗ... может привести только к одному переносу в знако вый разр д, чь  поразр дна  сумма должна быть равна нулю. Поэтому пер нос при S1S2..., П2ПЗ... не и менит знак остатка, который отрицателен . Поэтому дл  кодов всех строк здесь можно вырабатывать анализатором сигнал ,+. Однако в ситуации ПОППУП П1 -1 коды строк 1 - 6 навоз можны (оста.ток не может быть по модулю больше или равен 1), т.е.. анализатор может вырабатывать сигнал + только дл  строк 7 - 16. Кроме того, перенос, проход  в знаковый разр д, об зательно обнул ет первый значащий разр д, поэтому дл  всех строк 7-16 вырабатываетс  еще и сиг I нал ПОП. Дл  предотвращени  учета на следующем этапе переноса,сгенерирова ного от учета разр дов S2.. .и П3,..,дл предотвращени  учета на следующем этапе переноса, сгенерированного от згчета разр дов S2.. . и ПЗ..., дн  кодов строк 7-12,формируетс  сигнал П Случаи, когда ПУП-П1 1, исключен из-за особенности -представлени  делител , делимого и способа формиров Случай положительного переполнени  остатка также исключен. Обуслав ливаетс  это тем, что из отрицатель ного остатка, не превышающего 1/4, делитель никогда не вычитаетс . Таким образом, анализатор на осн вании таблицы 1 формирует свои, выходные сигналы в виде следующих ло:гических выражений; (ПЗ+82+П2+ПОП-ПУП П1)(ПЗ+52-«-ЗИ ПОГЬПУП-П1) + (51+П2+ПОП-ПУПП) (ПОП +ПУП-П1);. (SJN;n2) у(П1-ПУП+ПОП)+51 П2 (П1 ПУП+ПОП) -t-n 1 - ПОП ПУП; ПОП (ПОП+ПУП -П1 ) ПОППУДЧИ; ПУП(ПОП+ПУП.П1)81-П2+32-ПЗ-81-П2 (81+П2). Суммирующий модуль предлагаемого устройства обеспечивает суммировани разр да переноса и разр да суммы, поступающих соответственно на входы 2 и 3 пр мым, если есть сигнал на входе 5 сложени , или инверсным, если есть сигнал на входе 6 вычитани , значением разр да делител , поступающего на вход 4. Предлагаемое матричное устройство дл  делени  работает, следующим образом , (дл  случа  4-разр дньк делител , делимого и частного, т.е. , ). В исходном состо нии на входы де (лител  35 - 38 и делимого 39 - 42 (фиг. 1) подаютс  соответствующие разр ды (только значащие без знакового разр да или разр да целой части ) . Далее подаетс  сигнал на управл ющий вход 51 делени . Делитель вычитаетс  из делимого на суммирующих модул х 1 первого (левого столбца), и на выходах 7 и 8 этих суммирующих модулей формируетс  двухр дный код остатка. На этом заканчиваетс  выполнение нулевого этапа. На первом этапе старшие разр ды двухр дного кода остатка П1, П2, ПЗ и S1, S2 поступают на первый - п тый входы 10 - 14 анализатора. На входы 15 (ПОП) и 16 (ПУП) переноса первого анализатора сигналы не подаютс  (делимое нормализовано, и переносы на нулевом этапе предварительно не учи:Тывались ), поэтому этот анализатор вырабатывает сигналы на своих выходах 17-20 (соответственно -1, -И, выходные сигналы ПОП, ПУП) только на основании П1, П2, ПЗ riS1,S2. В зависимости от сигналов на вы- . ходах 17 и 18 во втором столбце суммирующих модулей 1 (фиг. 1) выполн етс  прибавление или вычитание из двухр дного кода остатка сдвинутого делител  (если нет сигналов на обоих вьЬсодах 17 и 18, то к остатку прибавл етс  код нул ). Таким образом, с задержкой, определ емой временем срабатывани  суммирующих модулей 1 на выходах суммы 8 и переноса 7 суммирующих модулей 1 второго столбца матрицы (фиг. 1) бует сформирован двухр дный код остатка дл  выполнени  следующего этапа делени . Второй этап и последук1щие делени  выполн ютс  аналогично первому с той ишь разницей, что соответствующие анализаторы при выработке с выходных игналов учитывают кроме сигналов а их первом - п том входах (значени  П1, т, П2, S1, S2 двухр дного кода .остатка) на предьщущем этапе и сигналы на их входах (перспективное отрицательное переполнение 15 и предварительно учтенный перенос 16), которые поступают от анализатора, использованного на предьщущем этапе делени .

После выполнени  последнего этапа делени  (дл  схемы на фиг. 1 четвертого этапа) преобразователь избыточного кода частного в двоичный код осуществл ет переход от избыточного кода, сформированного анализатором, где кажда  двоична  цифра принимает значение +1, О или -1, к двоичному коду,

Вьигрыш в быстродействии в предлагаемом устройстве по сравнению с известным обуславливаетс  следующим.

В известном устройстве формирование в анализаторе выходных сигналов +1 или -1 осуществл етс  практически в два этапа: на основании двух знаковьп ; разр дов и трех старших зна чащих разр дов двухр дного кода остатка , полученного на предыдущем этапе , формируетс  однор дный код знако I

+, поп +, поп

Ч, поп +, поп

+, поп +, поп

Ч, поп 4, поп

вых и двух старших разр дов остатка (этот этап ньшолн етс  путем суммировани  кодов поразр дных суммы и переносов с распространением переноса) анализируютс  полученные четыре разр да и вырабатываетс  сигнал +1 или -1,

В предлагаемом устройстве решение о выработке на выходе j-ro анализатора сигнала +1 или -1 формируетс  за счет непосредственного анализатора кода двух старших разр дов поразр дной суммы S1, S2 трех старших разр дов кода поразр дных переносов П1 , П2, ПЗ и учета сигналов перспективного отрицательного переполнени  и предварительно учтенного переноса, сформированных (j-l)-M анализатором.

Помимо вьмгрыша в быстродействии в предлагаемом устройстве меньше затрат оборудовани , так как в нем используетс  более простой анализатор при сохранении сложности всех остальных блоков.

Таким образом, предлагаемое матричное устройство Дл  делени  как по быстродействию так и по оборудованию превосходит известное.

+, поп

Ч, поп

+, ЛОП

+, поп

52

5J

5tt

71

65

17

66

19

67

73

69

72

16 10

61

35 62

76

6J

IB

58

Claims (1)

1. МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ, содержащее матрицу суммирующих модулей, имеющую η столбцов (п число разрядов частного) и (п+К-1) строк (к - число разрядов делимого), преобразователь избыточного кода частного в двоичный код и η анализа торов, каждый из которых содержит первый, второй, третий, четвертый и пятый элементы И, первый, второй и третий элементы ИЛИ, первый и второй элементы НЕ, причем входы, переноса, суммы и делителя каждого (i,j)-ro суммирующего модуля ( i - номер строки матрицы, j- номер столбца матрицы), исключая (i,1)-e суммирующие модули, соединены соответственно с выходом переноса (i+1, j-1)-ro суммирующего модуля, выходом суммы (i, j-1)-го суммирующего модуля, входом делителя (i-1, j-1)-ro суммирующего модуля, входы суммы и делителя (i, 1)-го суммирующего модуля соединены соответственно с i-ми разрядами входов делимого и делителя устройства, а вход вычитания - с управляющим входом деления устройства, вход переноса (k+i-1, j )-го суммирующего модуля соединен с входом вычитания этого же суммирующего модуля, выходы суммы и переноса (π+ί -1,п)го суммирующего модуля соединены со ответственно с выходами двухрядного кода остатка устройства, выход j-ro разряда частного которого соединен с выходом j-ro разряда преобразователя избыточного кода частного в двоичный код, j-й информационный вход которого соединен с первым выходом j-ro анализатора и с входом вычитания (i, j+1)-ro суммирующего модуля, вход сложения которого соединен с j-м информационным входом преобразователя избыточного кода частного в двоичный код и с вторым выходом j-ro анализатора, первый, второй, третий, четвертый и пятый входы анализатора соединены соответст венно с выходами переноса и суммы (i, j)-ro суммирующего модуля, с выходами переноса и суммы (i+1, j)-ro суммирующего модуля и выходом переноса (i+2, j )-го суммирующего моду^ля> отличающееся тем, что, с целью повышения быстродействия , в каждый j-й анализатор введены дополнительно четвертый, пятый, шестой, седьмой, восьмой, девятый элементы ИЛИ, шестой, седьмой, восьмой, девятый, десятый элементы И, третий, четвертый, пятый, шестой, седьмой, восьмой элементы НЕ, причем первый вход первого элемента ИЛИ

   SU.... 1141402 соединен с первыми входами второго элемента ИЛИ, четвертого и восьмого элементов И и пятым входом j-ro анализатора, второй вход первого элемента ИЛИ соединен с вторыми входами второго элемента ИЛИ, четвертого и восьмого элементов И и четвертым входом j-ro анализатора, третий вход которого соединен с третьими входами первого и третьего элементов ИЛИ и третьего элемента И, с входом третьего элемента НЕ, вторым входом пятого элемента ИЛИ и вторым входом седьмого элемента И, первый вхбд которого соединен с входом четвертого элемента НЕ, с первыми входами третьего и пятого элементов ИЛИ и третьего элемента И, 'третьим входом второго элемента ИЛИ и вторым входом j-ro анализатора, первый вход которого соединен с вторыми входами второго и шестого элементов И и первым входом первого элемента И, второй вход которого соединен с выходом первого элемента НЕ, первым входом шестого элемента И и первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, первый вход которого соединен с выходом второго элемента НЕ, первым входом шестого элемента И и третьим входом первого элемента И, выход которого соединен с четвертыми входами первого и второго элементов ИЛИ, вторым входом третьего элемента ИЛИ, входом пятого элемента НЕ и первым входом седьмого элемента ИЛИ, второй вход которого соединен ё выходом третьего элемента И, второй вход которого соединен с выходом четвертого элемента ИЛИ-и третьим входом четвертого элемента И, четвер тый вход которого соединен с выходом пятого элемента ИЛИ и третьим входом восьмого элемента И, четвертый вход которого соединен с выходом шестого элемента НЕ и вторым входом десятого элемента И, первый вход которого соединен с первым входом восьмого (элемента ИЛИ и выходом восьмого элемента НЕ, вход которого соединен t выходом шестого элемента ИЛИ и четвёртым входом пятого элемента И, первый, второй и третий входы которого соединены соответственно с выходами первого, второго и третьего элементов ИЛИ, входы первого и второго эле ментов НЕ соединены соответственно с первым и вторым выходами переноса (j-l)-ro анализатора, выход четвертого элемента И соединен с третьим входом седьмого элемента ИЛИ, выход которого является первым выходом J-ro анализатора, выход десятого элемента И соединен с первым входом девятого элемента ИЛИ, второй вход которого соединен с выходом восьмого элемента И, а выход - с вторым входом переноса (j+1)-ro анализатора, вход шестого элемента НЕ соединен с выходом седьмого элемента И, выходы третьего, четвертого и пятого элементов НЕ соединены соответственно с первым, вторым и третьим входами девятого элемента И, выход которого соединен с вторым входом восьмого элемента ИЛИ, выход которого соединен с первым входом переноса (j+1)го анализатора, выход пятого элемента И соединен с входом седьмого элемента НЕ, выход которого является вторым выходом j-ro анализатора.