SU1149286A1 - Устройство дл решени краевых задач - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ РЕШЕНИЯ КРАЕВЫХ ЗАДАЧ, содержащее два блока формировани  частного решени , каждый из которых содержит кодоуправл емую R-сетку, коммутатор, блок элементов И, шифратор и дешифратор, выход.которого подключен к первым входам коммутатора и блока элементов И, выход которого соединен с разр дными входами кодоуправл емой R-сетки, группа центральных узлов которой подключена к второму входу коммутатора, блок управлени ,состо щий из генератора тактовых импульсов , коммутатора условий перехода, регистра команд, коммутатора команд, счетчика, блока пам ти программы и регистра, микрокоманд, блок арифметических вычислений, первый выход которого подключен к вторым входам блоков элементов И обоих блоков формировани  частного решени , пер1вый и второй аналого-цифровые преобразователи , информационные входы которых соединены с выходами коммутаторов соответственно первого и второго блоков формировани  частного решени , перв)1й шифратор кода адреса , выход которого подключен к входам дешифраторов обоих блоков формировани  частного решени , второй шифратор кода адреса, выход которого соеднен с входами шифраторов обоих блоков формировани  частного решени , первый регистр кода адреса , выход которого подключен к первым входам первого и второго шифраторов кода адреса, второй регистр кода адреса, выход которого соеди t нен с вторыми входами шифраторов кода адреса и с управл ющим входом коммутатора конфигураций, перва  If) группа выходов которого подключена С к первой группе граничных узлов кодоуправл емой R-сетки первого блока формировани  частного решени , втора  группа граничных узлов которой соединена с первой группой информационных входов коммутатора конфи 4 гураций, втора  группа выходов котоСО рого подключена к первой группе граЮ ничных узлов кодоуправл емой R-сеткй 00 второго блока формировани  частного d5 решени , втора  группа граничных уз- : :г1ов которой соединена с второй группой информационных входов коммутатора конфигураций, вход ввода данных устройства подключен к информационным входам первого и второго регистров кода адреса и регистра команд, выход которого соединен с первым информа- ; ционным входом коммутатора команд, выход которого подключен к счетному входу счетчика и к входу блока пам ти программы, группа выходов которого

Description

соединена с группой входов регистра микрокоманд, первый выход которого подключен к второму информационному входу коммутатора команд, управл ющий вход которого соединен с выходом коммутатора условий перехода, управл ющий вход которого подключен к второму выходу регистра микрокоманд, третий выход которого соединен с управл ющим входом регистра команд, выход генератора тактовых импульсов подключен к стробирующим входам регистра команд, счетчика и регистра микрокоманд, четвертьй выход которого соединен с управл ющим входом счетчика, выход которого соединен со стробирующим входом коммутатора команд, п тый выход регистра микрокоманд подключен к стробирующим входам первого и второго регистров кода адреса, первого и второго аналого-цифровых преобразователей и блоков элементов И обоих блоков формировани  частного решени  вход запуска устройства соединен с первым информационным входом коммутатора условий перехода, отличающеес  тем, что, с целью повышени  быстродействи , в него введены два блока пам ти, триггер, мультиплексор блок регистрации, а в каждый блок формировани  частного решени  введен элемент ИЛИ, выход которого соединен с вторым входом дешифратора, п тый выход регистра микрокоманд подключен к первому входу блока арифметических вычислений, к стробирующим входам первого и второго блоков пам ти и к установочному входу триггера,.выход которого соединен с первыми входами элементов ШШ и с первыми управл ющими входами первого и второго блоков пам ти, вторые управл ющие входа которых подключены к выходам соответственно первого и второго шифраторов кода адреса, второй выход блока арифметических вычислений соединен с вторым информационным

входом коммутатора условий перехода ,и с входами разрешени  съема информации аналого-цифровых преобразователей и блоков пам ти, третий выход блока арифметических вычислений подключен к информационному входу блок регистрации., управл ющий вход которого соединен с шестым выходом регистра микрокоманд, выходы первого и второго блоков пам ти подключены соответственно к первому и второму информационным входам мультиплексора , выход которого соединен с вторым входом блока арифметических вычислений, третий вход которого подключен к информационному входу второго регистра кода адреса, выход второго шифратора кода адреса соединен с управл ющим входом мультиплексора .

2. Устройство по П.1, о т л и ч а ю щ е е с .  тем, что блок арифметических вычислений содержит два сумматора, элемент пам ти, узел умножени , схему сравнени  и элемент И, выход которого  вл етс  первым выходом блока, первый вход которого соединен со стробирующими входами сумматоров, элемента пам ти , узла умножени  и схемы сравнени , выход которой соединен с первьм входом элемента И и  вл етс  вторым выходом блока, третий выход .которого подключен к первому входу первого сумматора, к выходу элемента пам ти и к первому входу узла умножени , выход которого соединен с первым входом второго сумматора, выход которого подключен к второму входу элемента И и к первому входу схемы сравнени , второй вход блока соединен с вторым входом первого сумматора, третий вход блока подключен к вторым входам элемента пам ти, уз.ла умножени , второго сумматора и схемы сравнени .

1

Изобретение относитс  к аналогоцифровой вычислительной технике и может быть применено дл  решени  краевых задач теории пол , опйсьшаемых дифференциальными уравнени ми

в частных производных, методом дискретного моделировани .

Известно устройство дл  решени  нелинейных краевых задач, содержащее, блок управлени  и.сопр жени , подключенный к цифровому блоку и через аналого-цифровой преобразователь соединенный с блоком коммутатора , и сеточные блоки, каждый из которых содержит кодоуправл емый блок задани  напр жений и токов, выход которого подк-гдачен к сетке про водимостей, св занной.через блок релейного коммутатора с буферным усили телем-повторителем, соединенным с блоком коммутатора, подключенного к блоку управлени  и сопр жени  и св занного с селекторами, блоком коммутаций областей произвольной конфигурации и с блоком занесени  информации , соединенным с кодоуправл емым блоком задани  напр жений и токовое первым селектором и через блок управ лени  с сеткой проводимости, подключенной к блоку коммутации областей произвольной конфигурации, селекторы соединены между собой и подключены к блоку коммутации областей произ водной конфигурации. В этом устройстве повьппена точность решени  уравнений за счет возможности образовани  необходимой конфигурации решак цей сетки lj . Однако, это устройство обладает низким быстродействием. Наиболее близким техническим реше нием к изобретению  вл етс  вычислительное устройство дл  решени  нелинейных краевых задач, содержащее два блока формировани  частотного решени , включающие каждый кодоуправ л емую R-сетку, коммутатор, блок элементов И, шифратор и дешифратор, выход которого подключен к первьм входам коммутатора и блока элементов И, выход которого соединен с разр дньми входами кодоуправл емой R-сетки группа центральных узлов которой под ключена к второму входу коммутатора подкгаоченного к аналого-цифровому преобразователю и к шифратору и соединенного с шифратором кода адреса, с регистром кода адреса и регистром конфигурации, св занным с ко1 1утатором конфигураций, соединенн с кодо управл емыми R-ce-тками, аналого-ш фровой преобразователь, цифрова  вычислительна  машина, регистр кода адреса и регистр кода конфигурации ;соединены с блоком управлени . Известное устройство позвол ет параллельно с эзиесением информации в регистр конфигурации управл ть ком мутатором конфигураций и обеспечивает аппаратурную реализацию преобразовани  адресов, что повышает его быстродействие 2 . Однако известное устройство обладает низким быстродействием при съеме информации с кодоуправл е1 гх R-сеток, что вызывает расход энергии и нагрев аппаратуры устройства, вызывающий уход ее параметров в процессе съема решени . Это снижает точность решени  задачи и требует дополнительных затрат машинного времени . Кроме того, в известном устт ройстве неравномерно загружена аппаратура устройства. Целью изобретени   вл етс  повыш ние быстродействи  устройства. Поставленна  цель достигаетс  тем, что в устройство, содержащее два блока формировани  частного решени  , каждый из которых содержит кодоуправл емую R-сетку, коммутатор, блок элементов И, шифратор и дешифратор , выход которого подключен к первым входам коммутатора и блока элементов И, выход которого соединен с разр дными входами кодоуправл емой R-сетки, группа центральных узлов которой подключена к второму входу коммутатора, блок управлени , состо щий из генератора тактовых импульсов, коммутатора условий перехода , регистра команд, коммутатора команд, счетчика.,блока пам ти программы и регистра микрокоманд, блок арифметических вычислений, первый выход которого подключен к вторым входам блоков элементов И обоих блоков формировани  частного решени , первый и второй аналогоцифровые преобразователи, информационные входы которых соединены с выходами коммутаторов соответственно первого и второго блоков формировани  частного решени , первый шифратор кода адреса, выход которого подключен к входам дешифраторов обоих блоков формировани  частного решени , второй шь ратор кода адреса , выосод которого соединен с входам ми шифраторов обоих блоков формировани  частного решени , первый регистр кода адреса, выход которого подключен к первым входам первого и второго шифраторов кода адреса, : втарой регистр кода адреса, выход которого соединен с вторыми входами шифраторов кода адреса и с управл ю-щим входом коммутатора конфигураций, перва  группа выходов которого подключена к первой группе граничных узлов кодоуправл емой R-сетки первого блока формировани  частного решени , втора  группа граничных узлов которой соединена с первой группой информационных входов коммутатора конфигураций, втора  группа выходов которого подключена к первой группе граничных узлов кодоуправл емой R-сетки второго блока формировани  частного решени , втора  группа граничных узлов которой соединена с второй группой информационных входов коммутатора конфигураций, вход ввода данных устройства подключен к информационньм входам первого и второго регистров кода адреса и регистра команд, выход которого соединен с первым информационнь входом коммута тора команд, выход которого подключен к счетному входу счетчика и к входу блока пам ти программы, группа выходов которого соединена с группой входов регистра микрокоманд, первый пыход которого подключен к второму информационному входу коммутатора команд, управл ющий вход которого соединен с выходом коммутатора условий перехода, управл ющий вход кото рого подключен к второму выходу регистра микрокоманд, третий выход ко торого соединен с управл ющим входо регистра команд, выход генератора тактовых импульсов подключен к стро бирующим входам регистра команд, счетчика и регистра микрокоманд, че вертый выход которого соединен с управл ющим входом счетчика, выход которого соединен со стробирующим входом коммутатора команд, п тый выход регистра микрокоманд подключён к стробирующим входам первого и второго регистров кода адреса, перв го и второго аналого-цифровых преоб разователей и блоков элементов И об их блоков формировани  частного реш ни , вход запуска устройства соединен с первьм информационньм входом комм татора услорий перехода, введены два блока пам ти, триггер, мультийлексор , блок регистрации, а в каждьй блок,формировани  частного реше НИЛ введем элемент ИЛИ, выход которого соединен с вторым входом дешиф ратора, п тый выход регистра микрокоманд подключен к первому входу блока арифметических вычислений, к стробирующим входам первого и второго блоков пам ти и к установочному входу триггера, выход которого соединен с первьми входами элементов ИЛИ и с первыми управл ющими входами первого и второго блоков пам ти, вторые управл ющие входы которых подключены к выходам соответственно первого и второго шифраторов коДа адреса, второй выход блока арифметических вычислений соединен с вторым информационным входом коммутатора условий перехода и с входами разрешени  съема информации аналого-цифровых преобразователей и блоков пам ти, третий выход блока арифметических в вычислений подключен к информационному входу блока регистрации, управл ющий вход которого соединен с шестым выходом регистра микрокоманд, выходы первого и второго блоков пам ти подключены соответственно к первому и второму информационным входам мультиплексора, выход которого соединен с вторым входом блока арифметических вычислений, третий вход которого подключен к информационному входу второго регистра кода адреса, выход второго шифратора кода адреса соединен с управл ющим входом мультиплексора. Кроме того, блок арифметических вычислений содержит два сумматора, элемент пам ти, узел умножени , схему сравнени  и элемент И, выход которого  вл етс  первым выходом блока, первый вход которого соединен со стробирующими входами сумматоров , элемента пам ти, узла умножени  и схемы сравнени , выход которой соединен с первым входом элемента и и  вл етс  вторым выходом блока, третий выход которого подключен к первому входу первого сумматора, к выходу элемента пам ти и к первому входу узла умножени , выход которого соединен с первым входом второго сумматора, выход которого подключен к второму входу элемента И и к первому входу схемы сравнени , второй вход блока соединен с вторым входом первого сумматора, третий вход блока подключен к вторым входам элемента пам ти, узла умножени , второго сумматора и схемы сравнени  На фиг, 1 изображена блок-схема предлагаемого устройства, на фиг. 2 - блок-схема блока управлени  J на фиг. 3 - блок-схема блока ари4 4етических вычислений; на фиг. 4 - блок-схема алгоритма рабо ты устройства. Устройство содержит блоки 1 формировани  частного решени , каждый из которых содержит кодоуправл емую R-сетку 2, коммутатор 3, блок элементов И 4, шифратор 5, элемент ИЛИ 6 и дешифратор 7. Кроме того, устройство содержит аналого-цифровые преобразователи 8 и 9, блоки 10 и 11 пам ти , шифратор 12 кода адреса, регистр 13 кода адреса, шифратор 14 кода адреса, регистр 15 кода адреса, коммутатор 16 конфигураций , вход 17 ввода данных, блок 18 арифметических вычислений, блок 19 управлени , блок 20 регистрации , мультиплексор 21, триггер 22. Кроме того, блок 18 арифметичес ких вычислений содержит сумматоры 23 и 24, элемент 25 пам ти, узел 26 умножени , схему 27 сравнени , элемент И 28. Блок 19 управлени  со держит регистр 29 микрокоманд, блок 30 пам ти программы, коммутатор 31 команд, счетчик 32, регистр 33 команд , генератор 34 тактовых импульсов и коммутатор 35 условий переход Устройство дл  решени  краевых задач работает по блок-схеме алгори на, представленной на фиг. 4, где прин тые следующие обозначени : 1ТБ19 - пуск блока 19 управлени , УКОНФ.Т. - запись кода конфигурации в регистр 15 и уст новка триггера 22 в нуль, Н„ - N. запись адресов в регистр 13 кода адреса от начального до конеч ного адреса, подтверждение записи данных в блок 18 арифметических вычислений, конец записи данных в R-сетке 2, установка триггера 22 в единицу, - вьвдача результата реше НИН задачи из блока 18 арифметических вычисле ний, УКОП - установка кода операции в регистр 29 микрокоманд , ВА УП - выборка адреса, ЗД - запись кодовых эквивалентов , АР - аналоговое решение системы разностных уравнений , ПКПС - переход к программе съема результата решени  Р , АЦП - аналого-цифровые преобразователи 8 и 9, КП - конец преобразовани , РСП - разрешение считывани  с блока 10 (11), СРМ - считывание результата моделировани  с блока 10(11) пам ти, ЗС - запуск первого сумматора 23, формирование нового решени . Блок 19 управлени  организует оту всех блоков аналоговой вычисельной машины по записанной в его  ти программе. Данные и команды ашину поступают по входной шине данных последовательно байт за том, которые синхронизируютс  налом запуска, поступающим на д квитировани  блока 13 управле . Дл  выполнени  любой операции егистр 33 команд с входной шины данных записывают код команда. который используетс  блоком 19 управлени  в качестве адреса перехода к соответствукнцей микропрограмме, путем передачи его в блок 30 пам ти программы. По этому адресу из блока 30 выбирают микрокоманду и засылают ее в регистр 29 микрокоманд. Из регистра 29 микрокоманд с первого выхода адрес перехода поступает на второй вход коммутатора 31 команд, с второго выхода адрес выбора источника следующего адреса микроманды на первый вход коммутатора 35 условий , с третьего выхода сигнал управлени  - на второй вход счетчика 32, с группы выходов сигналы управлени  по программе - на входы управлени  соответствующих блоков устройства. На п том выходе регистра 29 микрокоманд вырабатываетс  сигнал квитировани  записи информации, свидетельствующий о том, что команда или данные прин ты в блоке 19 управлени . Соответствующее кодирование блока 30 позвол ет микропрограммно реализовать выполнение всех функций .машины путем последовательной проверки условий ветвлени  микропрограмм , поступающ1гх на вход коммутатора 35, и выборки пол  управл ющих сигналов в регистре 29 микрокоманд .

Первой выполн етс  команда установки конфигурации.решающего пол  сеточной модели. По этой команде из регистра 29 микрок,оманд на вход управлени  регистра 15 кода конфигураций поступает сигнал разрешени  записи, и с входной шины 17 данных код конфигурации записывают в регистр 15 кода конфигураций, с выхода которого код конфигурации поступает на вторые входы шифратора 12 кода адреса и шифратора 14 кода, а также на вход коммутатора 16 конфигураций . По этому коду коммутатор 16 конфигураций соедин ет граничные вьпводы R-сеток 2 блоков 1. По этой же команде устанавливают триггер 22 в режим ввода данных в сеточную модель. Следующей по программе выполн ют операцию ввода исходных данных дл  решени  системы разностных уравнений . С входной шины 17 данных в элемент 25 пам ти последовательно байт за байтом записывают вектор сеточной функции X в первом приближении. Вектор правых частей Ь записывают во второй сумматор 24, а квадратную матрицу А - в узел 26 умножени 

Ввод исходных данных осуществл етс  квитированием сигналов Пуск и Готов к приему на втором входе и первом выходе блока 19, а занесение информации в элемент 25 пам ти, в узел 26 умножени  и но второй сумматор 24 происходит по сигналам управлени  с группы выходов блока 1 Ввод исходных данных решаемой задачи прекращаетс  с по влением на втором входе коммутатора 35 условий сигнала Конец приема данных. По этому сигналу блок 19 переходит к выполнению операции умножени  А х в узле 26 умножени , на первый вход которого поступает х а по второму входу записана квадратна  матрица А Результат умножени  поступает .на первый вход второго сую атора 24, где суммируетс  с вектором Ь. Ка выходе второго сумматора 24 формируетс  вектор нев зки г b - Ах поступающий на первые входы схемы 27 сравнени  и элементы И 28. По сигналу блока 19 на выходе схемы 27 сравнени  формируетс  результат сравнени  г Е(6 - посто нна , характеризующа  желаемую точность решени ), . поступающий на второй вход элемента 0 И 28 и на третий вход коммутатора 35 условий.

Если , то результат решени  X с выхода устройства пам ти выводитс  на блок 20 регистрации. Если , происходит переход к программе занесени  г° и А в R-сеткй 2 ре- шающих блоков 1. С входной шины 17 данных по сигналу управлени  из регистра микрокоманд в регистр 13 кода

0 адреса записывают код адреса блока

1в R-сетки 2, к которой предполагаетс  обращение последующими командами . Записанные коды с выхода регистра 13 кода адреса поступают на первые входы шифратора 14 кода адреса

и щифратора 12 кода адреса узлового процессора, где в соответствии с кодом конфигурации, действующим на вторых входах, их преобразуют из

0 представлени  в координатах базовых областей конфигурации в коды физического адреса блока 1. Код физического адреса блока 1 поступает с выхода шифратора 14 кода адреса на входы шифратора 5, а код адреса R-сетки

2с выхода шифратора 12 кода адреса узлового процессора - на первые входи дешифраторов 7. С выхода щифратора

5 выбранного блока 1 разрешакнций

0 сигнал через элемент ИЛИ 6 поступает на второй вход дешифратора 7.

Дешифрованный адрес с выхода дешифратора 7 поступает на первые входы коммутатора 3 и блок элементов И 4. ;

5 На второй вход блока элементов И 4 с первого выхода блока арифметических вычислений последовательно поступают коды данных и с выхода блока элементов И 4 по сигналу управлени  записываютс  в R-сетку 2, где формируетс  частное решение. Затем содержимое регистра 13 увеличивают на единицу, и указанный процесс циклически повтор ют, В узлах -сет5 ,ки 2 блоков 1 формируетс  решение UJ как результат умножени  вводимого токд 1 на значени , обратные величинам установленньш проводимос11 1

тей сеточной модели, на которой формируетс  окрнчательное решение задачи и° .Z и , и устройство переходит в режим съема решени . По сигналу управлени  с выхода регистра 29 микрокоманд триггер 22 перевод т в режим съема решени . С выхода триггера 22 сигнал управлени  поступает через элемент ИЛИ на второй вход дешифраторов 7 всех блоков 1 и на третьи входы блоков 10 и 11 пам ти , подготавлива  их дл  приема результата решени . В регистр 13 адреса записывают начальный адрес, поступающий на первый вход шифратора 12 кода адреса, выходной код которого поступает на дешифраторы 7 всех блоков 1 и на вторые входы блоков 10 и 11 пам ти.

По сигналу с выходов дешифраторов 7 во всех блоках 1 коммутаторы 3 подключают выбранный узел к соответствующему аналого-цифровому преобразователю 8 или 9; По сигналу управлени  с выхода регистра 29 микрокоманд запускают аналого-цифровые преобразователи 8 и 9, и блок 13 управлени  ожидает сигнал Конец преобразовани . По этому сигналу на вход управлени  блоков 10 и 11 с выхода регистра 29 микрокоманд поступает сигнал записи выходного кода аналого-цифровых преобразователей в  чейки пам ти блоков 10 и 11 пам ти , после чего содержимое регистра 13 кода адреса увеличивает на единицу, и. коммутаторы 3 во всех блоках 1 подключают очередные узлы к аналого-цифровым преобразовател м 8 и 9. Рассмотренный процесс циклически повтор етс  до полного опроса всех узлов сеточной модели. По окончании выполнени  программы съема решени  с сеточной модели в блоках 10 и 11 пам ти оказываетс  записан вектор поправки р, и блок 18 арифметических вычислений по сигналу управлени  с выхода регистра 29 микропрограмм переходит к выполнению программы вычислени  нового решени  X X Р. Дл  этого триггер 22 по сигналу управлени  из блока 19 устанавливают в режим ечичъгеани  данных из блоков 10 и 11,пам ти Как и при занесен м данных в сеточную модель с поно1кью регистра 13 кода адреса, шифратора 12 кода адреса и шифрато928612

ра 14 кода адреса выбирают адрес  чейки пам ти блока 10 пам ти и управл ют мультиплексором 21.

Выбранна   чейка пам ти через 5 мультиплексор 21 подключаетс  к второму входу первого сумматора 23 блока 18 арифметических вычислений. В первом сумматоре 23 содержимое выбранной  чейки складывают с решением,

10 хранимым в элементе 25 пам ти. Результат суммировани  записывают в элемент 42 пам ти. С второго выхода блока 10 пам ти на третий вход коммутатора 35 условий поступает сигнал

15 подтверждени  выборки, блок 19 управл ет регистром: 13 кода адреса, который задает адрес очередной  чейки пам ти, и процесс происходит по описанному алгоритму до полного опроса

0 блоков 10 и 11 пам ти. В элементе

25пам ти в результате формируетс  новое приближенное решение х- . Затем блок 19 приступает к программе проверки точности полученного решени 

5 по описанному вьше алгоритму, В узле

26умножени  вьтолн ют операцию А- х . Затем во втором сумматоре 24 выполн ют операцию г в схеме 27 сравнени  получают результат Г J5.

0 Если г р , то результат нового решени  с выхода элемента 25 пам ти поступает на вход блока 20 регистрации . Если , машина переходит к программе ввода в сеточную модель

J нового вектора нев зки , и процесс происходит по описанному алгоритму, кроме настройки координатных проводимостей сеточной модели.

0 Предлагаема  аналогова  вычислительна  машина обеспечивает скоростной съем информации при любом количестве решающих блоков 1 при использовании аналого-цифровых преобразователей и коммутаторов любого быстродействи  за счет параллельного съема информации с решакУщих блоков. Оперативна  разгрузка сеточНой модели позвол ет использовать ее дл  после0 ДУощих циклов моделировани  и нахождени  промежуточных решений Кроме того, питание сеточной модели можно включать только на врем  опроса, чтб снижает потребл емую мощность, уменьшает нагрев проводимостей сеточной модели и повьтает точность решени  .задачи.

Т гл

I

П

3 32

a 33 I I 35

i I i I

a ь

Claims (2)

1. УСТРОЙСТВО ДЛЯ РЕШЕНИЯ КРАЕВЫХ ЗАДАЧ, содержащее два блока формирования частного решения, каждый из которых содержит кодоуправляемую R-сетку, коммутатор, блок элементов И, шифратор и дешифратор, выход.которого подключен к первым входам коммутатора и блока элементов И, выход которого соединен с разрядными входами кодоуправляемой R-сетки, группа центральных узлов которой подключена к второму входу коммутатора, блок управления,состоящий из генератора тактовых импульсов, коммутатора условий перехода, регистра команд, коммутатора команд, счетчика, блока памяти программы и регистра, микрокоманд, блок арифметических вычислений, первый выход которого подключен к вторым входам блоков элементов И обоих блоков формирования частного решения, первый и второй аналого-цифровые преобразователи, информационные входы которых соединены с выходами коммутаторов соответственно первого и второго блоков формирования частного решения, первщй шифратор кода адреса, выход которого подключен к входам дешифраторов обоих блоков формирования частного решения, второй шифратор кода адреса, выход которого соеднен с входами шифраторов обоих блоков формирования частного решения, первый регистр кода адреса, выход которого подключен к первым входам первого и второго шифраторов кода адреса, второй регистр кода адреса, выход которого соеди« нен с вторыми входами шифраторов кода адреса и с управляющим входом коммутатора конфигураций, первая группа выходов которого подключена к первой группе граничных узлов кодоуправляемой R-сетки первого блока формирования частного решения, вторая группа граничных узлов которой соединена с первой группой информационных входов коммутатора конфигураций, вторая группа выходов которого подключена к первой группе граничных узлов кодоуправляемой R-сеткй второго блока формирования частного решения, вторая группа граничных узлов которой соединена с второй группой информационных входов коммутато— ' ра конфигураций, вход ввода данных устройства подключен к информационным входам первого и второго регистров кода адреса и регистра команд, выход которого соединен с первым информа- ; циоиным входом коммутатора команд, выход которого подключен к счетному входу счетчика й к входу блока памяти программы, группа выходов которого

SU „ 1149286 соединена с группой входов регистра микрокоманд, первый выход которого подключен к второму информационному входу коммутатора команд, управляющий вход которого соединен с выходом коммутатора условий перехода, управляющий вход которого подключен к второму выходу регистра микрокоманд, третий выход которого соединен с управляющим входом регистра команд, выход генератора тактовых импульсов подключен к стробирующим входам регистра команд, счетчика и регистра микрокоманд, четвертый выход которого соединен с управляющим входом счетчика, выход которого соединен со стробирующим входом коммутатора команд, пятый выход регистра микрокоманд подключен к стробирующим входам первого и второго регистров кода адреса, первого и второго аналого-цифровых преобразователей и блоков элементов И обоих блоков формирования частного решения, вход запуска устройства соединен с первым информационным входом коммутатора условий перехода, отличающееся тем, что, с целью повышения быстродействия, в него введены два блока памяти, триггер, мультиплексор, блок регистрации, а в каждый блок формирования частного решения введен элемент ИЛИ, выход которого соединен с вторым входом дешифратора, пятый выход регистра микрокоманд подключен к первому входу блока арифметических вычислений, к стробирующим входам первого и второго блоков памяти и к установочному входу триггера, выход которого соединен с первыми входами элементов ИЛИ и с первыми управляющими входами первого и второго блоков памяти, вторые управляющие входа которых подключены к выходам соответственно первого и второго шифраторов кода адреса, второй выход блока арифметических вычислений соединен с вторым информационным входом коммутатора условий перехода .и с входами разрешения съема информации аналого-цифровых преобразователей и блоков памяти, третий выход блока арифметических вычислений подключен к информационному входу блока регистрации., управляющий вход которого соединен с шестым выходом регистра микрокоманд, выходы первого и второго блоков памяти подключены соответственно к первому и второму информационным входам мультиплексора, выход которого соединен с вторым входом блока арифметических вычислений, третий вход которого подключен к информационному входу второго регистра кода адреса, выход второго шифратора кода адреса соединен с управляющим входом мультиплексора.

2. Устройство по п.1, о т л и ч а ю.щ е е с я тем, что блок арифметических вычислений содержит два сумматора, элемент памяти, узел умножения, схему сравнения и элемент И, выход которого является первым выходом блока, первый вход которого соединен со стробирующими входами сумматоров, элемента памяти, узла умножения и схемы сравнения, выход которой соединен с первым входом элемента И и является вторым выходом блока, третий выход .которого подключен к первому входу первого сумматора, к выходу элемента памяти и к первому входу узла умножения, выход которого соединен с первым входом второго сумматора, выход которого подключен к второму входу элемента И и к первому входу схемы сравнения, второй вход блока соединен с вторым входом первого сумматора, третий вход блока подключен к вторым входам элемента памяти, узла умножения, второго сумматора и схемы сравнения.