11677 Изобретение относитс к импульсной технике и может быть использовано в устройствах обработки и передачи информации . По основному авт. св. № 930620 известно устройство управл емой задержки5 импульсов, содержащее генератор импульсов , выход которого соединен с первыми входами четырех элементов И, выход первого элемента И-лодключен к суммирующему входу реверсивного счетчика, вычи-,Q тающий вход которого соединен с выходом второго элемента И, выход третьего элемента И подключен к счетному входу первого счетчика, вход сброса которого подключен к второму входу третьего элемента И и управл ющему входу устройства,is выход четвертого элемента И соединен со счетным входом второго счетчика, выходы реверсивного счетчика соединены с входами дещифратора нул , выход которого подключен к нулевому входу первого триггера, единичный выход которого соединен с вторым 0 входом второго элемента И, а единичный вход подключен к нулевому входу второго триггера, входу сброса второго счетчика и к выходу блока вы влени совпадени кодов, входы которого подключены 5 к выходам первого и второго счетчиков, вход задерживаемого импульса соединен с вторым входом первого элемента И, и единичным входом второго триггера, единичный выход которого соединен с вторым входом четвертого элемента И 1. Недостатком этого устройства вл етс искажение задерживаемого импульса при его длительности больще установленной задержки . В этом случае на суммирующий и вычитающий входы реверсивного счетчика поступают одновременно импульсы генера-35 тора, в результате чего возникает вление «сост зани триггеров реверсивного счетчика, и наблюдаютс сбои в работе устройства, что в конечном итоге, снижает надежность устройства. Цель изобретени - повышение точности и надежности путем исключени искажени длительности задерживаемого импульса при его длительности больпие установленной задержки. Поставленна цель достигаетс тем, что. в устройство управл емой задержки импульсов введен элемент И-НЕ, первый вход которого соединен с вторым входом первого элемента И, второй вход соединен с вторым входом второго элемента И, а выход подключен к дополнительным входам о первого и второго элементов И. На чертеже представлена функциональна схема устройства управл емой задержки импульсов. Устройство задержки импульсов содержит генератор 1 импульсов, элемент 2 И-НЕ,55 элементы И 3-6, реверсивный счетчик 7, счетчики 8 и 9, дещифратор 10 нул , блок 11 вы влени совпадени кодов, 15. триггеры 12 и 13, выход генератора 1 соединен с первыми входами элементов И 3-6, выход элемента И 3 подключей к суммирующему входу реверсивного счетчика 7, вычитающий вход которого соединен с выходом элемента И 4, выход элемента И 5 подключен к счетнЬму входу счетчика 8, вход сброса которого подключен к второму входу элемента И 5 и управл ющему входу 14 устройства , выход элемента И 6 соединен со счетным входом счетчика 9, выходы реверсивного счетчика 7 соединены с входами дещифратора 10 нул , выход которого подключен к нулевому входу триггера 12, единичный выход которого соединен с вторым входом элемента И 4 и вторым входом элемента И-НЕ 2, а единичный вход подключен к нулевому входу триггера 13, входу сброса счетчика 9 и выходу блока i вы влени совпадени кодов, входы которого подключены к выходам счетчиков 8 и 9, 15 задерживаемого импульса соединен с первым входом элемента И-НЕ 2, вторым входом элемента И 3 и единич„ым входом триггера 13, единичный выход которого соединен с вторым входом элемента И 6, выход элемента И-НЕ 2 соединен с дополнительными входами элементов И 3 и 4, выход 16 устройства подключен к единичному выходу триггера 12. Устройство управл емой задержки импульсбв работает следующим образом. Перед подачей задерживаемого импульса на вход 14 поступает управл ющий импульс, длительность которого равна требуемому времени задержки. Передний фронт импульса управлени поступает на вход сброса счетчика 8, очища его. Элемент И 5 открываетс , и импульсы от генератора 1 поступают на счетный вход счетчика 8. Таким образом, сигнал управлени преобразуетс в число импульсов, записанное в счетчике 8 и пропорциональное длительности этого импульса. Записанное в счетчике 8 число будет хранитьс до поступлени следующего импульса управлени . Триггеры 12 и 13 наход тс в нулевом сост нии. При поступлении импульса на вход 15 устройства открываетс элемент И 3 и импульсы от генератора 1 начинают поступать на суммирующий вход реверсивного счетчика 7. Одновременно передним фронтом входного импульса триггер 13 устанавливаетс в единичное состо ние и сигналом с единичного выхода открывает элемент И 6. Импульсы с выхода генератора 1 начинают поступать на счетный вход счетчика 9. После того, как число и.мпульсов , поступающих на счетный вход счетчика 9, окажетс равным числу, введенному ранее в счетчик 8, на выходе блока 1 1 вы влени совпадени кодов по вл етс импульс, который устанавливает триггер 13 и счетчик 9 в нулевое соето ние , а в единичное - триггер 12, единичный сигнал с выхода которого поступает на вторые входы элементов И НЕ 2 и И 4. При наличии задерживаемого импульса на входе 15 на выходе элемента И-НЕ 2 устанавливаетс нулевой потенциал, который запрещает прохождение счетчика 7. В момент окончани задерживаемого импульса на входе 15 закрываетс элемент И 3 и открываетс элемент И 4, тем самым запреща поступление импульсов на суммирующий вход реверсивного счетчика 7 и разреша прохождение импульсов на его вычитающий вход. После того, как число импульсов, подводимых к вычитающему входу реверсивного счетчика 7, станет равным введенному ранее через суммирующий вход, реверсивный счетчик 7 устанавливаетс в нулевое состо ние и на выходе дешифратора 10 нул по вл етс сигнал, устанавливающий триггер 12 в нулевое состо ние. В результате двукратного переброса триггера 12 на его единичном выходе и выходе 16 устройства формируетс импульс, задержанный относительно-входного импульса и равный ему по длительности. Введение элемента И-НЕ и новых св -зей позвол ет исключить искажение длительности задерживаемого импульса при его длительности больше установленной задержки за счет исключени влени «сост зани триггеров реверсивного счетчика. 11677 The invention relates to a pulse technique and can be used in information processing and transmission devices. According to the main author. St. No. 930620 is known a controllable delay device 5 pulses, containing a pulse generator, the output of which is connected to the first inputs of the four elements And, the output of the first element I-connected to the summing input of the reversible counter, the computation Q, the thawing input of which is connected to the output of the second element And, the output The third element I is connected to the counting input of the first counter, the reset input of which is connected to the second input of the third element I and to the control input of the device, is the output of the fourth element I connected to the counting input of the second This output of the reversible counter is connected to the inputs of the zero defaults, the output of which is connected to the zero input of the first trigger, the single output of which is connected to the second 0 input of the second element, And the single input is connected to the zero input of the second trigger, the reset input of the second counter and to the output of the block detecting the coincidence of the codes, the inputs of which are connected 5 to the outputs of the first and second counters, the input of the delayed pulse is connected to the second input of the first element I, and the single input of the second trigger, the unit output to orogo coupled to a second input of the fourth AND gate 1. The disadvantage of this device is the retentate pulse distortion during its duration Large Live set delay. In this case, the generator-35 torus pulses simultaneously arrive at the summing and subtracting inputs of the reversible counter, as a result of which the occurrence of the status of reversing counter triggers occurs, and the device malfunctions are observed, which ultimately reduces the reliability of the device. The purpose of the invention is to increase accuracy and reliability by eliminating the distortion of the duration of the delayed pulse with its duration greater than the set delay. The goal is achieved by the fact that. An ISED element is introduced into the controllable pulse delay device, the first input of which is connected to the second input of the first element AND, the second input is connected to the second input of the second element AND, and the output is connected to the additional inputs of the first and second elements I. The drawing shows the functional scheme of controllable pulse delay device. The device of the delay of pulses contains the generator of 1 pulses, element 2 AND-NOT, 55 elements AND 3-6, reversible counter 7, counters 8 and 9, deciphering 10 zero, block 11 detecting codes, 15. triggers 12 and 13, generator output 1 is connected to the first inputs of the AND 3-6 elements, the output of the AND 3 element is connected to the summing input of the reversible counter 7, the subtractive input of which is connected to the output of the AND 4 element, the output of the And 5 element is connected to the counting input of the counter 8, the reset input of which is connected to the second the input element And 5 and the control input 14 of the device, the output of the element 6 is connected to the counting input of the counter 9, the outputs of the reversible counter 7 are connected to the inputs of the descrambler 10 zero, the output of which is connected to the zero input of the trigger 12, the unit output of which is connected to the second input of the element 4 and the second input of the element AND-NOT 2, and the single input is connected to the zero input of the trigger 13, the reset input of the counter 9 and the output of the i block detection code, the inputs of which are connected to the outputs of the counters 8 and 9, 15 of the delayed pulse connected to the first input of the AND-NE element 2, the second input of the AND element 3 and a single trigger input 13, a single output of which is connected to the second input of element 6, the output of element AND-2 is connected to the additional inputs of elements 3 and 4, the output 16 of the device is connected to the single output of trigger 12. The controllable delay pulse operates in the following way. Before applying the delayed pulse to the input 14, a control pulse arrives, the duration of which is equal to the required delay time. The leading edge of the control pulse is fed to the reset input of the counter 8, clearing it. Element 5 is opened, and pulses from generator 1 are fed to the counting input of counter 8. Thus, the control signal is converted into the number of pulses recorded in counter 8 and proportional to the duration of this pulse. The number recorded in the meter 8 will be stored until the next control pulse. Triggers 12 and 13 are in zero status. When a pulse arrives at the input 15 of the device, element 3 opens and the pulses from generator 1 begin to arrive at the summing input of the reversible counter 7. Simultaneously, the leading edge of the input pulse trigger 13 is set to one and opens signal element 6 from the single output. the generator 1 starts to arrive at the counting input of the counter 9. After the number of pulses arriving at the counting input of counter 9, is equal to the number entered earlier into the counter 8, the output of block 1 1 is A code appears in the codes, which sets trigger 13 and counter 9 to zero, trigger 1, trigger 12, a single signal from the output of which goes to the second inputs of the AND 2 and 4 elements. In the presence of a delayed pulse at the input 15 at the output of the NAND 2 element, a zero potential is established, which prohibits the passage of the counter 7. At the end of the delayed pulse at the input 15, the And 3 element is closed and the And 4 element is opened, thereby prohibiting the arrival of pulses at the summing reverse-account input tikchika 7 and allowing the passage of pulses on its subtractive input. After the number of pulses applied to the subtracting input of the reversible counter 7 becomes equal to that previously entered through the summing input, the reversing counter 7 is set to the zero state and the output of the decoder 10 zero appears and sets the trigger 12 to the zero state. As a result of a double flip of the trigger 12, a pulse delayed relative to the input pulse and equal in duration is formed at its single output and output 16 of the device. The introduction of the NAND element and the new SV link makes it possible to eliminate the distortion of the duration of the delayed pulse when it is longer than the set delay by eliminating the status of reversing counter triggers.