SU1176321A1 - Арифметико-логическое устройство - Google Patents

Abstract

АРИФМЕТИКО-ЛОГИЧЕСКОЕ УСТ- : РОЙСТВО, содержащее п последовательно соединенных решающих блоков, где п- разр дность операндов, каждый из которых включает три регистра , сумматор, три коммутатора и п узлов управлени  записью операндов, которые включают элемент ИЛИ и два элемента И, выходы которых соединены с входами элемента ШШ причем перва  группа информационных входов устройства соединена с входами первого регистра первого решающего блока, втора  группа информационных входов устройства подключена к первым входам элементов И узла управлени  записью операнда соответствующего разр да, выходы элементов ИЛИ узлов управлени  записью операндов соединены с соответствующими входами второго.регистра первого решающего блока, треть  группа информационных входов устройства соединена с входами третьего регистра первого решающего блока, выходы разр дов первого регистра k-ro решающего блока, где ,2,...,n, соединены с первой группой входов сумматора, пр мые выходы разр дов второго регистра i-ro решающего блока, где ,2,..., (п-1), соединены с входами второго регистра (i+l)-ro разрешающего блока,инверсный ипр мой выходы (i)-го разр да второго регистра k-ro решающего блока соединены с информационными входами первого коммутатора, выход первого коммутатора соединен с вторым входом (i+l)-ro разр да сумматора k-ro решающего блока, пр мые выходы k-x разр дов третьего регистра i-ro решающего блока соединены с входами (k-l)-x разр дов треi тьего регистра (i+l)-ro решающего блока, выход второго коммутатора (Л i-ro решающего блока соединен с входом разр да второго регистра (i+l)-ro решающего блока, первый и второй информационные входы второго коммутатора k-ro решающего блока соединены соответственно с пр мым выходом к-го разр да второго ре sj гистра и с инверсным выходом знаОд кового разр да сумматора k-ro решаСО N9 ющего блока, в каждом решающем бло-ке информационные входы с первого по четвертый k-ro разр да третьего коммутатора соединены соответственно с выходом (k-l)-ro разр да первого регистра, выходом (k+l)-ro разр да первого регистра, выходом (k-l)-ro разр да сумматора, выходом (k+l)-ro разр да сумматора, управл ющие входы третьего коммутатора соединены соответственно с пр мым и инверсным выходами знакового разр да сумматора и первого разр да третьего регистра, выход k-ro раз

Description

р да третьего коммутатора 1-го решающего блока соединен с входом k-ro разр да первого регистра (i+1)-го

решающего блока, инверсный выход знакового разр да i-ro решающего блока соединен с входом п-го разр да третьего регистра (i+l)ro решающего блока, в k-M решающем блоке инверсные выходы всех разр дов второго регистра, кроме (k+l)-ro, соединены с второй группой входов сумматора , отличающеес  тем, что, с целью расширени  функциональных возможностей за счет выполнени  операции сортировки, в него введен блок управлени , включающий генератор, тактовы} импульсов, элементы И, ИЛИ, триггер, счетчик, дешифраторы и п узлов анализа, каждый из которых содержит триггеры, элементы ИЛИ, И, в каждый решающий блок введены четвертый и п тый коммутаторы , причем в каждом решающем блоке инверсные выходы второго регистра соединены с соответствующими информационными входами первой группы четвертого коммутатора, информационные входы второй группы которого подключены к инверсным выходам п того коммутатора п-го решающего блока, первый и второй управл ющие входы i-ro разр да четвертого коммутатора подключены к выходу (i+l)-ro разр да четвертого коммутатора и к первому управл ющему входу i-ro разр да п того коммутатора, первый информационный вход k-ro разр да п того коммутатора подключен к инверсному выходу k-ro разр да второго регистра , вторые управл ющие и информационный входы k-ro разр да п того коммутатора (i+l)-ro решающего блока объединены и соединены с пр мым выходом fk-ro разр да п того коммутатора -j-ro решающего блока, в первом решающем блоке вторые информационные и управл ющие входы п того коммутатора объединены и соединены с шиной нулевого потенциала устройства, подключенной также к п тому информационному входу k-разр да п того коммутатора, выход k-ro разр да п того коммутатора i-ro решающего блока подключен к п тому информационному входу k-ro разр да п того коммутатора (i+l)-ro решающего блока, в блоке управлени  выход генератора тактовых импульсов соединен с

первыми входами первого и второго элементов И, второй вход элемента И соединен с выходом Сортировка первого дешифратора, входы которого подключены к входам кода операции устройства, вь1ход первого элемента И подключен к счетному входу счетчика , выходы разр дов которого соединены с соответствующими входами второго дешифратора, выход которого подключен к первым входам установки в нулевое состо ние первого и третьего регистров всех решающих блоков информационному входу триггера, первому входу элемента ШШ и второму входу второго элемента И, выход которого подключен к входам разрешени  записи регистров всех решающих блоков, вход общего сброса /устройства соединен с входом установки в нулевое состо ние счетчика и вторым входом элемента ИЛИ, первыми входами первых элементов ИЛИ всех узлов, анализа и вторыми входами установки в нулевое состо ние регистров всех решающих блоков, выход элемента ИЛИ блока управлени  подключен к входу . установки в нулевое состо ние триггера , выход которого соединен с первыми входами первых элементов И узлов анализа, выходы которых соединены с объединенными управл ющими входами п разр дов четвертых коммутаторов и к первому управл ющему входу п-го разр да п того коммутатора соответствующего решающего блока , в каждом узле анализа выход первого элемента ШШ соединен с входом установки в нулевое состо ние первого триггера, выход которого соединен с первыми входами второго и третьего элементов ШШ и второго элемента И и единичным входом второго триггера, инверсный выход которого соединен с вторым входом первого элемента И, а пр мой выход - с вторым входом первого элемента ИЛИ, выход второго элемента ИЛИ а-го узла анализа соединен, с третьим входом первого элемента ИЛИ и вторым входом второго элемента ИЛИ ( + 1)-го узла анализа , в первом узле анализа третий вход первого элемента ИЛИ и второй вход третьего элемента ИЖ объединены и подключены к шине нулевого потенциала устройства, выход третьего элемента ИЛИ Я-го узла анализа подключен к дополнительному

управл ющему входу третьего ком 1утатора решающего блока, выход первого разр да четвертого коммутатора k-ro решающего блока соединен с входом установки в единичное состо ние первого триггера узла анализа, выходы Деление и Умножение сортировка первого дешифратора блока управлени  соединены с управл ющими входами соответственно первых и вторых элементов И узлов управлени  записью операндов, выход Деление, извлечение корн  первого дешифратора блока управлени  соединен с первыми управл ющи-г

ми входами третьих ко14мутаторов всех решающих блоков, вторые управл ющие входы которых соединены с выходом Умножение первого дешифртора блока управлени , выход Сортировка которого соединен с третьими управл ющими входами третьих коммутаторов всех решающих блоков, первые и вторые управл ющие входы первых коммутаторов всех решающих блоков подключены соответственно к выходам Извлечение корн  - , и Деление, умножение первого дешифратора блока управлени .

1

Изобретение относитс  к вычислительной технике и может быть использовано дл  выполнени  операций сложени , вычитани , умножени , делени , извлечени  корн  при обработ ке больших массивов многоразр дньпс чисел, а также дл  выполнени  oneрации сортировки.

Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет выполнени  операции сортировки.

На фиг. 1 представлена функцио ,нальна  схема арифметико-логическог устройства; на фиг. 2 - схема блока синхронизации.

Устройство (фиг. 1) содержит п решающих блоков 1, калодый из которых имеет регистры 2, 3 и 4, сумматор 5 и коммутаторы 6, 7,и 8, п логических узлов 9 управлени  запиг СЬЮ операндов, содержащих элементы И .10, 11 и элементИЛИ 12, входные шины 13, 14 и 15, управл ющие шины 16-23. В каждом решающем. блоке 1 имеетс  также п коммутаторов 24, t коммутаторов 25, п входов 26,п входов 27, п выходов 28. Выходами устройства  вл ютс  шины 29-32. Имеетс  таклсе блок 33 управлени  с выходами 34 и 35, и . входами 36 и 37. Коммутаторы б, 24 и 25  вл ютс  ti-разр дными, коммутаторы 7 и 8 - одноразр дными.

Блок 33 управлени  фиг. 2) содержит генератор 38 тактовых импульсов , элементы И 39, 40, элемент ИЛИ 41, триггер 42, счетчик 43, дешифраторы 44, 45 и п узлов 46 анализа , каждый из которых содержит триггеры 47 и 48,.элементы И 49, 50 и элементы ИЛИ 51, 52 и 53,

Арифметико-логическое устройство работает следующим образом.

Перед началом работы по шине 37 поступает сигнал Общий сброс от ЭВМ, сбрасывающий все триггеры блока 33 и регистры 2, 3 и 4 блоков 1 ..

Генератор 38 вырабатывает тактовые импульсы,-которые при выполнении всех операций, кроме сортировки, поступают через элементы И40 на выход 34 блока управлени , т.е. на все регистры 2, 3 и 4 блоков 1. Сигнал О на выходе 23. дешифратора 45 не позвол ет проходить синхроимпульсам через элемент И 39, работать счетчику 43 и дешифратору 44. Нулевой потенциал на выходе дешифратора 44 не разрешает проходить сигналу Сброс на выход 35 и не преп тствует прохождению синхроимпульсов.через элемент И 40. Сигнал О на выходе дешифратора 44 также держит закрытыми элементы И 50 через триггер 42, кото- рый установлен в О по R-входу сиг-; налом с шины 37, хот  на вторых входах элементов И 50 установлены 1 по инверсным выходам триггеров 48. Сигнал О на выходе элемента И 39 держит закрытыми элементы И 49 всех . узлов 46 анализа и не позвол ет про3

ходить 1, которые могут по витьс  на шине 28 и через элементы 47, 48 и 50 пройти на шину 27.

При выполнении сортировки тактовые импульсы поступают через элемент И 40 на выход 34 и одновременно через элемент И 39 при сигнале 1 на выходе 23 на вход счетчика 43 и дешифратора 44. По завершении отсчета счетчиком 43 П тактов на выходе дешифратора 44 по вл етс  1 котора  закрывает элемент И 40 и прекращает дальнейшее поступление тактовых импульсов на выход 34 и регистры 2, 3 И 4 блоков 1, сбрасывае fi О по выходу 35 содержимое регисров 2 и регистров 4, исключа  первы разр ды регистров 4, установленные сигналом 23 в 1. Триггер 42 по Sйходу устанавливаетс  в , открывает элементы И 50, и на шине 27 . по вл ютс  единичные сигналы. Единичный потенциал на выходе элемента И 39 также снимает запрет на прохождение сигналов через элементы И 49.

Если на выходе 28 какого-либо решающего блока 1 по вл етс  сигнал 1, то он устанавливает в I по S-входу триггер 47 соответствующего узла 46. Через элемент ИЛИ 53 1 поступает на соответствующую шину 18 данного блока 1, и срдержимое сумматора 5 этого решающего блока считываетс  через коммутатор 6.

Задним фронтом этого же импульса поступающего через элемент И 49 на С-вход триггера 48 под управлением пр мого выхода триггера 47, единица с выхода триггера 47 переписываетс  в триггер 48 и через элемент ИЛИ 51 по R-входу сбрасывает триггер 47. В дальнейшем триггер 47 не сможет установитьс  в 1, пока не будет сброшен триггер 48 при последующем поступлении сигнала Общий сброс по шине 37, образом , в следующих тактах по шине 27 на соответствуюш 1й решающий блок 1 подаетс  О с инверсного выхода триггера 48 через элемент И 50. Сигнал О исключает из дальнейшего просмотра слово, записанное в регистре 3, т.е. слово, которое в предащудем такте считано как максимальное . При поиске максимума воз можно по вление 1 на нескольких

63214

шинах 28 при наличии нескольких одинаковых слов,  вл ющихс  максимальньши . При этом считываетс  и исключаетс  из дальнейшего просмотра первое (сверху ) из них. Дл  этого в блок 33 управлени  введена схема выборки первого ответчика, состо ща  из элементов ИЛИ 52. Если на одном из триггеров 47 установлена 1, то она проходит через все элементы ИЛИ 52 и через элемент ИПИ 51 сбрасывает в О по R-входу триггеры 47 последующих (нижних)  чеек, т.е.. дл  тех решающих блоков,

5 кроме первого сверху, дл  которых значение, записанное в регистр 3, также выбрано как максимальное.

При умножении в первом такте первое множимое, поступающее по шине

0 14, проходит на регистр 3 через

элементы И 11, ИЛИ 12, а первый множитель - по шине 15 на регистр 4, причем первый разр д регистра 4  вл етс  младшим разр дом множител .

5 Содержимое регистра 3 (инверсные выходы ) блока 1.1 проходит на сумматор 5, где складываетс  с нулевыми значени ми регистра 2. Инверсные

значени  .2-го разр да регистра 3 блоI -

0 ка 1.1, 3-го разр да регистра 3 блока 1.2 и т.д. проход т через коммутатор 7 по сигналу с шины 21. Если первый разр д множител  регистра 4 равен 1, то коммутатор 6 пропускает ра регистр 2 блока 1.2 сдвинутые (k + I )-е разр ды сумматора 5. Если первый разр д множител  равен .О, то коммутатор 6 пропускает те же разр ды регистра 2 блока 1.1. Во

0 втором такте в блок 1.1 поступает втора  пара операндов и в сумматоре 5 получают сумму произведени  второй пары чисел. В блоке 1.2 частичную сумму произведени  первой пары чисел

5 регистра 2 складывают в сумматоре 5 с содержимым регистра 3, при этом инверсное значение 3-го разр да регистра 3 проходит через коммутатор 7. В зависимости от значени  второго разр да первого множител  (регистр 4) в сумматоре 5 получают вторую частичную сумму произведени  первой пары чисел (производитс  сложение или г сдвиг операндов).

5 При n-разр дных входных операндах результат вычислений первой пары чисел получают на выходе 29 сумматора 5 блока 1.П через n тактов, а всех

последующих пар чисел - через один такт.

При делении первое делимое запип сывают в регистр 2, а первый делитель - по шине 14 в регистр 3 через элементы И 10, ИЛИ 12 (пр мые значени  ). Деление выполн ют с восстановлением остатка,

В первом такте в сумматоре 5 блок 1.1 вычитшот из первого делимого инверсные значени  первого делител . При этом инверсное значение 2-го разр да регистра 3 блока 1.1 проходит через коммутатор 7 при управлении сигналом с шины 21. Если остаток полозкителен , разр д частного равен 1 и коммутатор 6 пропускает сдвинутые (1t-l )-е разр ды сумматора 5 под управлением инверсного выхода знакового разр да сумматора 5 и сигнала с шины 19. Если остаток отрицателен, выход частного равен О, коммутатор 6 пропускает (1с-1 )-е разр ды регистра 2 под управлением пр мого выхода знакового разр да сумматора 5 и сигнала с шины 19.

Во втором такте первый остаток от делени  первой пары чисел переписываетс  в регистр 2 блока 1.2 из коммутатора 6, первый делитель переписываетс  в регистр 3, а перва  цифра частного - в п-й (старший ) разр д регистра 4 блока 1.2 как значение инверсного выхода знакового разр да сумматора 5 блока 1.1. В сумматоре 5 блока 1.2 получают второй остаток от делени  первой пары чисел и вторую цифру частного. Одновременно в регистры 2 и 3 блока I.I записьшают вторую пару операндов и получают первый остаток от делени  второй пары операндов и первую цифру частного.

Результат вычислений первой пары чисел получают на выходах 31 и 32 (последний разр д ) регистра 4 блока 1.п через п тактов, а результат вычислений последующих пар чисел через каждьй такт.

При извлечении квадратного корн  в первом такте первое подкоренное выражение поступает в регистр 2 по шине 13, а затем в сумматор 5, где происходит вычитание инверсных значений регистра 3 с пропуском 2-го разр да, поступающего через коммутатор 7 при управлении сигналом с шины 20, т.е. вычитание числа .... Если остаток сумматора 5 положителен (знак сумматора равен нулю ), информаци  с выходов (Ic-l )-х разр дов сзгмматора 5 поступает на коммутатор 6 под управление инверсного выхода знакового разр да сумматора 5 и сигнала с шины 19, т.е. со сдвигом вправо. При это первое число результата равно I и записываетс  через коммутатор 8 как., пр мое значение 1-го разр да регистра 3 блока I.1 при управл юще сигнале с шины 20 в первый разр д регистра 3 блока 1.2 Если остаток сумматора 5 отрицателен, происходит восстановление остатка и сдви его вправо аналогично операции делени  за счет пропускани  через коммутатор 6 содержимого регистра 2 под управлением сигнала с шины 19. При этом число результата равно О

Во втором такте содержимое блока 1.1 переписываетс  в регистр 2 блока 1.2, а в регистр 2 блока I.Г запсываетс  второе подкоренное выражение . В блоке 1.1 вычисл ют первый частный результат второго операнда, а в блоке I.2 вычисл ют второй частный результат первого подкоренного выражени . Окончательный результат получают на выходе 30 блока 1. f в пр мом коде.

При сортировке используетс  алгоритм упор дочени  на основе базовой операции Поиск максимума. Перед началом работы сбрасьюаютс  все регистры сигналом с шины 37, а в первые разр ды регистров 4 всех решаю1цих блоков I записываетс  I сигналом с шины 23. Информа- . цирнный массив поступает по шине 14 через элементы ИИ, ИЛИ 12 логических узлов 9 на входы регистра 3 блока 1.1.

В первые п тактов производитс  запись массива из п слов в регистры 3 всех решаю1цих блоков 1 путем их последовательной потактовой передачи через 1«-ые пр мые выходы регистров 3. Тактовые импульсы поступают по шине 34. В (п+1 )-м такте прекращаетс  подача тактовых импульсов и по шине 27 на все решаюпще блоки поступает сигнал I.

В горизонтальном направлении (справа налево )коммутаторы 24 образуют цепь, просматривакицую последовательно содержимое разр дов регистра 3 и продолжающую этот просмотр , если в данном разр де содержитс  Г либо если во всех одн именных разр дах регистров 2 всех решающих блокозв содержатс  нули. Эта цепь реализует функцию 2Hv(), где Z. - сигнал на выходе . раз р да коммутатора, 24; Z. - сигнал на выходе ()-го разр1 да коммутатора 24; а, - содержимое Jc-ro разр да регистра 3; у. - значение инверсного выход fc-ro разр да коммутатора в блоке 1. п (сигнал 26.1) Сигнал на шине 26.1 вырабатывае вертикальна  цепь, состо ща  из ,Jcразр дов коммутаторов 25 всех решающих блоков. Значение этого с.игнала может быть равным 1 только в том случае, если в fc-x разр дах 1 егистров 3 всех решающих блок09, подлежащих просмотру (.сигнал на ши не 27 равен 1), содержатс  О. Эта цепь реализует функцию . 4,1c,, ; :, . где х - сигнал на выходе k-ro раз р да коммутатора 25 решающего блока 1 ; X. . - сигнал на выходе -го раз р да коммутатора 25 решаю щего блока l.(i-ll. Сигнал на пшне 26.k .п 8 1 сигнал на инверсном выходе 1«-го разр да коммутатора 25 блока 1.п. Наличие на выходе 28. i решающегоблока 1.1 сигнала 1 говорит о том, что слово, содержащеес  в регистре 3 этого блока,  вл етс  максимальным . Это слово суммируетс  на сумматоре 5 с нулевым значением регистра . 2 и считываетс  через коммутатор 6 этого же решающего блока под управлением сигнала с шины 18, а далее под управлением : сигнала с шины , 23 через коммутаторы 6 доследующих решающих блоков. В следующем (м+2 )-м такте по шине 27 на все решающие блоки поступает 1, кроме первого сверху, дл  которого на выходе 28 в предыдущем тактеустановилс  сигнал 1, т.е. значение регистра 3 которого было считано в предьщущем такте как максимальное. Это слово в дальней ших тактах не просматриваетс , поскольку По входу 27 на этот решаюпщй . блок подаетс  О. Дальнейшее описание работы айаЛогично описанию дл  ( такта. Дл  сортировки массива из г слов требуетс  2п тактов, из которых первые ,п тактов требуютс  дл  записи массива в регистры 3, Б каждом последующем таКте выбираетс  и считьшаетс  максимальное из просматриваемых слов. Считанные в предыдущих тактах слова в. последующих тактах не просматриваютс .

35

L

AL

4 i W4U4.4-i4

7iff Z7 lemmsKSJUi ---ax-- J7 ifTjmmisjas J5 I/J J7 I

/4

ngfer-t--ж

c5fo ±3//

a f j7

Claims (1)

1. АРИФМЕТИКО-ЛОГИЧЕСКОЕ УСТ- ^: РОЙСТВО, содержащее η последовательно соединенных решающих блоков, где о- разрядность операндов, каждый из которых включает три регистра, сумматор, три коммутатора и η узлов управления записью операндов, которые включают элемент ИЛИ и два элемента И, выходы которых соединены с входами элемента ИЛИ, причем первая группа информационных входов устройства соединена с входами первого регистра первого решающего блока, вторая группа информационных входов устройства подключена к первым входам элементов И узла управления записью операнда соответствующего разряда, выходы элементов ИЛИ узлов управления записью операндов соединены с соответствующими входами второго регистра первого решающего блока, третья группа информационных входов устройства соединена с входами третьего регистра первого решающего блока, выходы разрядов первого регистра k-го решающего блока, где k=l,2,...,n, соединены с первой группой входов сумматора, прямые выходы разрядов второго регистра ί-го решающего блока, где 1=1,2,..., (η-l), соединены с входами второго регистра (i+1)-ro разрешающего блока,инверсный ипрямой выходы (i+1)-го разряда второго регистра k-го решающего блока соединены с информационными входами первого коммутатора, выход первого коммутатора соединен с вторым входом (i+l)-ro разряда сумматора k-го решающего блока, прямые выходы k-χ разрядов третьего регистра i-ro решающего блока соединены с входами (k-l)-x разрядов третьего регистра (i+l)-ro решающего <g блока, выход второго коммутатора j—го решающего блока соединен с входом fc-ro разряда второго регистра (i+I)-ro решающего блока, первый и второй информационные входы второго коммутатора k-го решающего блока соединены соответственно с прямым выходом к-го разряда второго ре гистра и с инверсным выходом знакового разряда сумматора k-го решающего блока, в каждом решающем блоке информационные входы с первого по четвертый k-го разряда третьего коммутатора соединены соответственно с выходом (k-l)-ro разряда первого регистра, выходом (к+1)-го разряда первого регистра., выходом (к-1)-го разряда сумматора, выходом (к+1)-го разряда сумматора, управляющие входы третьего коммутатора соединены соответственно с прямым и инверсным выходами знакового разряда сумматора и первого разряда третьего регистра, выход k-го разSU „1176321 ряда третьего коммутатора i-ro решающего блока соединен с входом к-го разряда первого регистра (i+Ι)-го решающего блока, инверсный выход знакового разряда i-ro решающего блока соединен с входом η-го разряда третьего регистра (i+l)-ro решающего блока, в k-м решающем блоке инверсные выходы всех разрядов второго регистра, кроме (к+1)-го, соединены с второй группой входов сумматора, отличающееся тем, что, с целью расширения функциональных возможностей за счет выполнения операции сортировки, в него введен блок управления, включающий генератор тактовык импульсов, элементы И, ИЛИ, триггер, счетчик, дешифраторы и η узлов анализа, каждый из которых содержит 'триггеры, элементы ИЛИ, И, в каждый решающий блок введены четвертый и пятый коммутаторы, причем в каждом решающем блоке инверсные выходы второго регистра соединены с соответствующими информационными входами первой группы четвертого коммутатора, информационные входы второй группы которого подключены к инверсным выходам пятого коммутатора η-го решающего блока, первый и второй управляющие входы i-ro разряда четвертого коммутатора подключены к выходу (i+l)-ro разряда четвертого коммутатора и к первому управляющему входу i-ro разряда пятого коммутатора, первый информационный вход k-го разряда пятого коммутатора подключен к инверсному выходу k-го разряда второго регистра, вторые управляющие и информационный входы k-го разряда пятого коммутатора (i+l)-ro решающего блока объединены и соединены с прямым выходом fc-ro разряда пятого коммутатора -j-ro решающего блока, в первом решающем блоке вторые информационные и управляющие входы пятого коммутатора объединены и соединены с шиной нулевого потенциала устройства, подключенной также к пятому информационному входу k-разряда пятого коммутатора, выход k-го разряда пятого коммутатора i-ro решающего блока подключен к пятому информационному входу k-го разряда пятого коммутатора (i+l)-ro решающего блока, в блоке управления выход генератора тактовых импульсов соединен с первыми входами первого и второго элементов И, второй вход элемента И соединен с выходом Сортировка первого дешифратора, входы которого подключены к входам кода операции устройства, выход первого элемента И подключен к счетному входу счетчика, выходы разрядов которого соединены с соответствующими входами второго дешифратора, выход которого подключен к первым входам установки в нулевое состояние первого и трет тьего регистров всех решающих блоков, информационному входу триггера, первому входу элемента ИЛИ и второму входу второго элемента И, выход которого подключен к входам разрешения записи регистров всех решающих блоков, вход общего сброса устройства соединен с входом установки в нулевое состояние счетчика и вторым входом элемента ИЛИ, первыми входами первых элементов ИЛИ всех узлов анализа и вторыми входами установки в нулевое состояние регистров всех решающих блоков, выход элемента ИЛИ блока управления подключен к входу . установки в нулевое состояние триггера, выход которого соединен с первыми входами первых элементов И узлов анализа, выходы которых соединены с объединенными управляющими входами η разрядов четвертых коммутаторов и к первому управляющему входу η-го разряда пятого коммутатора соответствующего решающего блока, в каждом узле анализа выход первого элемента ИЛИ соединен с входом установки в нулевое состояние первого триггера, выход которого соединен с первыми входами второго и третьего элементов ИЛИ и второго элемента И и единичным входом второго триггера, инверсный выход которого соединен с вторым входом первого элемента И, а прямой выход - с вторым входом первого элемента ИЛИ, выход второго элемента ИЛИ д-го узла анализа соединен, с третьим входом первого элемента ИЛИ и вторым входом второ- ₍ го элемента ИЛИ (; + 1)-го узла анали- за, в первом узле анализа третий вход первого элемента ИЛИ и второй вход третьего элемента ИЛИ объединены и подключены к шине нулевого потенциала устройства, выход третьего элемента ИЛИ k-го узла анализа подключен к дополнительному управляющему входу третьего коммутатора 1<-го решающего блока, выход первого разряда четвертого коммутатора Ις-го решающего блока соединен с входом установки в единичное состояние первого триггера jc-ro узла анализа, выходы Деление'.' и Умножение _tсортировка⁰ первого дешифратора блока управления соединены с управляющими входами соответственно первых и вторых элементов И узлов управления записью операндов, выход Деление, извлечение корня первого дешифратора блока управления соединен с первыми управляющи ми входами третьих коммутаторов всех решающих блоков, вторые управляющие входы которых соединены с выходом Умножение первого дешифратора блока управления, выход Сортировка которого соединен с третьими управляющими входами третьих коммутаторов всех решающих блоков, первые и вторые управляющие входы первых коммутаторов всех решающих блоков подключены соответственно к выходам Извлечение корня-, и Деление, умножение первого дешифратора блока управления.