SU1177920A1 - Устройство дл измерени коэффициента ошибок в цифровых системах передачи - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ КОЭФФИЦИЕНТА ОШИБОК В ЦИФРОВЫХ СИСТЕМАХ ПЕРЕДАЧИ, содержащее на передающей стороне генератор контрольно-испытательного сигнала, выход которого  вл етс  входом цифрового линейного тракта, а на приемной стороне - последовательно соединенные выделитель тактовой частоты, блок управлени  и счетчик общего числа ошибок, последовательно соединенные регистр сдвига, линию задержки и распределитель, последовательно соединенные дешифратор, входы которого соединены с соответствующими выходами регистра сдвига и распределител , и эталонный генератор, регулируемую линию задержки, второй выход выделител  тактовой частоты подключен к первому входу регистра сдвига и к второму входу распределител , второй вход регистра сдвига и вход выделител  тактовой частоты объединены с выходом цифрового линейного тракта, отличающеес  тем, что, с целью повышени  точности, в него введены формирователь сигнала ошибки , три счетчика, три элемента запрета, три элемента задержки и два элемента совпадени , выход формировател  сигнала ошибки подключен к входу первого элемента задержки , выход которого подключен к первому входу первого элемента запрета, второй вход и выход которого соединены соответственно с выходом формировател  сигнала ошибки и первым входом первого счетчика , выход первого элемента запрета подключен к объединенным первому входу второго элемента запрета и входу второго элемента задержки, выход которого подключен к первому входу первого элемента совпадени , выход которого подключен к первым входам второго счетчика, третьего элемента запрета и входу третьего элемента задержки , выход которого подключен к первому входу второго элемента совпадени , выход и второй вход которого соединены соI ответственно с первым входом третьего счетчика и выходом третьего элемента запрета, сл второй вход которого соединен с вторым входом первого элемента совпадени  и выходом второго элемента запрета, второй вход которого соединен с выходом формировател  сигнала ошибки, второй выход блока управлени  подключен к вторым входам первого , второго и третьего счетчиков, выход эталонного генератора подключен к входу регулируемой линии задержки, выход которой подключен к первому входу формирова ;о ьо тел  сигнала ощибки, второй вход которого соединен с третьим выходом выделител  тактовой частоты, третий вход формировател  сигнала ощибки объединен с выходом цифрового линейного тракта, а выход формировател  сигнала ошибки подключен к второму входу счетчика общего числа ошибок .

Description

Изобретение относитс  к радиотехнике и может использоватьс  в системах многоканального уплотнени  с импульсно-кодовой модул цией.

Цель изобретени  - повышение точности.

На чертеже представлена структурна  электрическа  схема предложенного устройства .

Устройство дл  измерени  коэффициента ошибок в цифровых системах передачи содержит на передающей стороне генератор 1 контрольно-испытательного сигнала, на приемной стороне - счетчик 2 общего числа ощибок, выделитель 3 тактовой частоты, регистр 4 сдвига, линию 5 задержки, распределитель 6, дешифратор 7, эталонный генератор 8, регулируемую линию 9 задержки, формирователь 10 сигналов ошибки, блок 11 управлени , первый элемент 12 задержки, первый 13 и второй 14 элементы запрета, второй элемент 15 задержки, первый счетчик 16, первый элемент 17 совпадени , второй счетчик 18, третий элемент 19 запрета, третий элемент 20 задержки, второй элемент 21 совпадени , третий счетчик 22, причем передающа  и приемна  стороны соединены цифровым линейным трактом 23.

Устройство работает следующим образом .

Испытательный цифровой сигнал с выхода генератора 1 подаетс  на вход цифрового линейного тракта 23, с выхода которого поступает на третий вход формировател  10 сигналов ощибки. На второй вход формировател  10 сигналов ошибки подаетс  периодическа  последовательность импульсов , совпадающих по времени с символами отдельных разр дов кодовых комбинаций контрольно-цифрового сигнала.

На выходе формировател  10 сигналов ошибки формируютс  сигналы ошибок, которые подсчитываютс  счетчиком 2 общего числа ошибок и поступают на выход устройства . Импульсы ошибок поступают на вход первого элемента 13 запрета, на второй вход которого сигнал поступает через первый элемент 12 задержки, осуществл ющий задержку на один такт. На вход первого счетчика 16 поступают одиночные ошибки и первые импульсы смежных ошибок. На запрещающий вход второго элемента 14 запрета поступают импульсы с выхода формировател  10 сигналов ошибки и выхода первого элемента 13 запрета. Поэтому на выход устройства не пропускаютс  одиночные ошибки, длина смежных ошибок уменьшаетс  на один тактовый интервал. С выхода первого элемента 13 запрета импульсы ошибок подаютс  на вход второго элемента 15 задержки и первый элемент 17 совпадени , к второму входу которого подвод тс  импульсы одиночных ошибок и первые импульсы смежных ошибок, задержанные на один тактовый интервал во втором элементе 15 задержки . Поэтому на вход второго счетчика 18 пропускаютс  только сдвоенные смежные ошибки, когда они существуют. Аналогично работают третий элемент 19 запрета и третий элемент 20 задержки. Третий счетчик 22 служит дл  регистрации третьих импульсов смежных ошибок, и т.д. Результаты,

0 зафиксированные в третьем счетчике 22, представл ют собой статистический р д накопленных частот распределени  длины смежных ошибок.

Формирование эталонных периодических импульсных последовательностей, синхронных и синфазных с контрольным цифровым сигналом на втором входе формировател  Ю сигналов ошибки производитс  непосредственно из контрольного цифрового сигнала, который представл ет собой периодическую

0 последовательность к-разр дных кодовых комбинаций, следующих с частотой Ы2 . ({т - значени  тактовой частоты контрольного цифрового сигнала). Дл  этого сигнала с выхода цифрового линейного тракта 23 поступает на пр мой вход регистра 4 сдвига, который через линию 5 задержки сдвигает контрольный цифровой сигнал на интервал времени пТ (на длительность п-разр дной кодовой комбинации, Т - длительность тактового интервала сигнала с тактовой часто0 ).,

В результате кодовые символы на соответствующих разр дных выходах регистра 4 сдвига и распределител  6 должны совпадать (в случае отсутстви  ощибок). В случае совпадени  соответствующих символов,

5 на выходе дещифратора 7 формируетс  периодическа  импульсна  последовательность с частотой fT/2jr..Последующее формирование периодической импульсной последовательности с частотой f,p/n производитс  с помощью синхрозируемого по фазе эталонного генератора 8. Эти последовательности по временному положению соответствуют символам первого разр да п-разр дных кодовых комбинаций.

С помощью регулируемой линии 9 задержки сигнал поступает на второй вход формировател  10 сигналов ощибки. Применение синхронизируемого по фазе эталонного генератора 8 позвол ет производить формирование синхронной и синфазной эталонной последовательности импульсов с частотой f.j,/H даже при возникновении ощибок символов в соседних кодовых комбинаци х контрольного цифрового сигнала. Выделитель 3 тактовой частоты осуществл ет выделение из входного сигнала тактовой частоты и управл ет работой соответствующих элементов.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ КОЭФФИЦИЕНТА ОШИБОК В ЦИФРОВЫХ СИСТЕМАХ ПЕРЕДАЧИ, содержащее на передающей стороне генератор контрольно-испытательного сигнала, выход которого является входом цифрового линейного тракта, а на приемной стороне — последовательно соединенные выделитель тактовой частоты, блок управления и счетчик общего числа ошибок, последовательно соединенные регистр сдвига, линию задержки и распределитель, последовательно соединенные дешифратор, входы которого соединены с соответствующими выходами регистра сдвига и распределителя, и эталонный генератор, регулируемую линию задержки, второй выход выделителя тактовой частоты подключен к первому входу регистра сдвига и к второму входу распределителя, второй вход регистра сдвига и вход выделителя тактовой частоты объединены с выходом цифрового линейного тракта, отличающееся тем, что, с целью повышения точности, в него введены формирователь сигнала ошибки, три счетчика, три элемента запрета, три элемента задержки и два элемента совпадения, выход формирователя сигнала ошиб- ки подключен к входу первого элемента задержки, выход которого подключен к первому входу первого элемента запрета, второй вход и выход которого соединены соответственно с выходом формирователя сигнала ошибки и первым входом первого счетчика, выход первого элемента запрета подключен к объединенным первому входу второго элемента запрета и входу второго элемента задержки, выход которого подключен к первому входу первого элемента совпадения, выход которого подключен к первым входам второго счетчика, третьего элемента запрета и входу третьего элемента задержки, выход которого подключен к первому входу второго элемента совпадения, выход и второй вход которого соединены соответственно с первым входом третьего счетчика и выходом третьего элемента запрета, второй вход которого соединен с вторым входом первого элемента совпадения и выходом второго элемента запрета, второй вход которого соединен с выходом формирователя сигнала ошибки, второй выход блока управления подключен к вторым входам первого, второго и третьего счетчиков, выход эталонного генератора подключен к входу регулируемой линии задержки, выход которой подключен к первому входу формирователя сигнала ошибки, второй вход которого соединен с третьим выходом выделителя тактовой частоты, третий вход формирователя сигнала ошибки объединен с выходом цифрового линейного тракта, а выход формирователя сигнала ошибки подключен к второму входу счетчика общего числа ошибок.