SU1179545A1 - Преобразователь частоты в код - Google Patents

Abstract

ПРЕОБРАЗОВАТЕЛЬ ЧАСТОТЫ В КОД, содержащий генератор тактовых импульсов, распределитель импульсов, четыре cинxpo изатора, два элемента ИЛИ, реверсивный счетчик , коммутатор, два элемента задержки и два элемента И, выход генератора тактовых импульсов соединен с входом распределител  импульсов , первый, второй, третий и четвертый выходы которого подключены к первьм входам первого, второго , третьего и четвертого синхронизаторов соответственно, выходы первого и второго синхронизаторов через первый элемент ИЛИ соединены с суммирующим входом реверсивного счетчика, выходы третьего и четвертого синхронизаторов через второй элемент ИЛИ соединены с вычитающим входом реверсивного счетчика , выходы которого через коммутатор подключены к выходной шине , п тый выход распределител  импульсов соединен с управл ющим входом коммутатора, установочный вход реверсивного счетчика подключен к шине начальной установки, перва  входна  шина подключена к первому входу первого элемента И выход которого соединен с вторым ; входом первого синхронизатора и чег рез первый элемент задержки - с вторым входом третьего синхронизатора , втора  входна  шина подключена к первому входу второго элемента И, выход которого соединен с- вторым входом второго элемента задержки , отличающийс   тем, что, с целью расширени  функциональных возможностей, в неi го введены регистр, триггер, третий , четвертый, п тый и шестой эле (Л менты И и третий и четвертый элементы ИЛИ, перва  управл юща  шина соединена с первым входом регистра , первый выход которого подключен к второму входу первого элемента И, втора  управл юща  шина соединена с вторым входом регистра второй выход которого подключен к со втopo ry входу второго элемента И, S выход которого соединен с первыми входами третьего и шестого элеменСП тов И, выход второго элемента задержки подключен к первым входам четвертого и п того элементов И, треть  управл юща  шина соединена с установочным входом триггера, пр мой выход которого подключен к вторым входам третьего и п того элементов И, четверта  управл юща  шина соединена с входом сброса триггера, инвертирующий выход которого подключен к вторым входам четвертого и шестого элементов И, вы

Description

ходы третьего .и четвертого элементов И.через третий элемент ИЛИ соединены с вторым входом второго синхронизатора, выходы п того и

шестого элементов И через четвертый элемент ИЛИ подключены к второму входу четвертого синхронизатора .

Изобретение относитс  к измерительной технике и может быть использовано дл  св зи вычислительных машин с объектами управлени , дл  обработки сигналов от частотных датчиков (в том числе от струнных акселерометров) в системах стабилизации частоты.

Целью изобретени   вл етс  расширение функциональных возможностей преобразовател  путем обеспечени  дополнительного режима преобразовани  суммы частот.

На чертеже изображенаструктурна  схема преобразовател ;

Преобразователь содержит генератор 1 тактовых импульсов, распределитель 2 импульсов, синхронизаторы 3-6, элемент ИЛИ 7, реверсивный счетчик 8, элемент ИЛИ 9, коммутатор 10, выходную шину 11, шину 12 начальной установки, первую входную шину 13, элемент И 14, элемент 15 задержки, вторую входную шину 16, элементы И 17-19, элемент 20 задержки, элементы И 21

22,первую управл ющую шину 23, регистр 24, вторую и третью управл ющие шины 25 и 26, триггер 27, четвертую управл ющую шину 28, элементы ИЛИ 29 и 30.

Устройство работает следующим образом.

При отсутствии сигналов на управл юпу гх шинах 23, 25, 26 и 28 производитс  начальна  установка реверсивного счетчика 8 по шине 12 причем длительность сигнала установки должна быть не меньше времени задержки в элементах 15 и 20 задержки дл  их полной очистки.. Затем комбинацией сигналов на шинах

23,25, 26 и 28 устанавливаетс  соответствующий режим работы преобразовател  (см. таблицу).

При преобразовании частоты в код по первому входу входна  частота подаетс  на шину 13, сигнал с первой управл ющей шины 23 подаетс  на первый вход регистра 24, сигнал на второй управл ющей шине 25 соответствует логическому О и, следовательно, логический О будет на втором выходе регистра 24.

Поэтому открыт элемент И 14, закрыт элемент И 17 и независимо от состо ни  триггера 27 импульсы входной частоты через синхронизатор 3 и элемент ИЛИ 7 поступают на

j суммирующий вход реверсивного

счетчика 8 и они же через элемент 15 задержки, синхронизатор 5 и элемент ИЛИ 9 - на вычитающий вход реверсивного счетчика 8, на выходе ко- торого через врем , равное времени распространени  сигнала в элементе 15 задержки, установитс  код числа, равного целой части произведени  входной частоты на врем 

J распространени  сигнала в элементе задержки. Знак кода определ етс  состо нием двух знаковых разр дов , выделенных дл  этой цели, т.е. выходной код  вл етс  модифицированным дополнительным кодом.

Преобразование частоты в код по второму входу отличаетс  от преобразовани  по первому входу тем, что в этом случае входна  частота подаетс  на шину 16, сигнал, соответствующий логической 1, подаетс  на шину 25 и на шину 26. При этом закрыт элемент И 14 и открыт элемент И 17 и, так как на пр Q MOM выходе триггера 27 состо ние логической 1, открыты элементы И 18, 22. Импульсы входной частоты с элемента И 17 поступают через элемент И 18, элемент ИЛИ 29,

д синхронизатор 4 и элемент ИЛИ 7

на суммирующий вход реверсивного счетчика 8, и они же через элемент 20 задержки, элемент И 22, элемент ИЛИ 30, синхронизатор 6, элемент ИЛИ 9 - на вычитающий вход реверсивного счетчика 8, который непрерывно отслеживает значение частоты по второму входу.

Преобразование суммы частот в код осуществл етс  при подаче преобразуемых частот одновременно на обе входные шины 13 и 16. При этом подаетс  сигнал, соответствующий логической 1 на шину 26 и на шины 23 и 25. Так как в этом случае открыты оба элемента И 14 и 17, то импульсы входной частоты от шины 1 проход т через элемент И 14, синхронизатор 3 и элемент ИЛИ 7 на суммирующий вход реверсивного счетчика 8 и через элемент 15 задержки, синхронизатор 5 и элемент РШИ 9 - на вычитающий вход реверсивного счетчика В, импульсы входной частоты от щины 16 проход  через элементы И 17 и 18, элементы ИЛИ 29 и 7 и синхронизатор 4 на суммирующий вход реверсивного счетчика 8 и через элемент 20 задержки , элемент И 22, элементы ИЛИ 30 и 9 и синхронизатор 6 - на вычитающий вход реверсивного счетчика- 8. Таким образом, на суммирующий вход реверсивного счетчика 8 поступают импульсы двух {входных частот и через элементы 15 и 20 задержки эти частоты поступают на вычитающий вход реверсивного счетчика 8, причем с помощью синхронизаторов 3-6 и распределител  2 осуществл етс  разнесение во времени всех входных импульсов реверсивного счетчика 8. Следовательно на реверсивном счетчике 8 осуществл етс  сложение двух частот, т.е. осуществл етс  непрерывное слежение за суммой двух частот, причем знак суммы всегда положительный .

1795454

В режиме преобразовани  разности частот в код логическа  1 одновременно подаетс  на управл ющие шины 23 и 25 и 28. Входные частоты 5 подаютс  на шины 13 и 16. В этом случае открыты элементы И 14, 17, 19 и 21. В отличие от преобразовани  суммы частот в код перва  входна  частота от шины 13 поступает на суммирующий вход реверсивного счетчика 8 и через элемент 15 задержки - на вычитающий вход реверсивного счетчика 8, а втора  входна  частота от шины 16 постуt5 пает на вычитающий вход реверсивного счетчика 8 и через элемент ;20 задержки - на суммирующий вход реверсивного счетчика 8. Таким образом , осуществл етс  непрерывное слежение за разностью частот, причем знак разности положительный , если перва  частота больше второй, и отрицательный, если перва  частота меньше второй.

Выходной код реверсивного счетчика 8 - модифицированный дополнительный , поэтому, кроме знака кода , возможно по состо нию знаковых разр дов обнаружить переполнени  счетчика 8.

Сигнал с п того выхода распределител  2 поступает на управл ющий вход коммутатора 10 и осуществл ет считывание кода с реверсивного счетчика 8 на выходную шину 11 в моменты времени, когда на входе счетчика 8 нет входных импульсов .

0

того, чтобы синхронизаторы

3-6 не вносили существенных временных сдвигов и не вли ли на точность преобразовани , частота генератора 1 должна выбиратьс  не; менее чем в 5 раз большей (по числу выходов распределител  2) максимального значени  прео&разуемых частот.

Примечание.Х- произвольное состо ние.

Claims (1)

1. ПРЕОБРАЗОВАТЕЛЬ ЧАСТОТЫ В КОД, содержащий генератор тактовых импульсов, распределитель импульсов, четыре синхродизатора, два элемента ИЛИ, реверсивный счетчик, коммутатор, два элемента задержки и два элемента И, выход генератора тактовых импульсов соединен с входом распределителя импульсов, первый, второй, третий и четвертый выходы которого подключены к первым входам первого, второго, третьего и четвертого синхронизаторов соответственно, выходы первого и второго синхронизаторов через первый элемент ИЛИ соединены с суммирующим входом реверсивного счетчика, выходы третьего и четвертого синхронизаторов через второй элемент ИЛИ соединены с вычитающим входом реверсивного счетчика, выходы которого через коммутатор подключены к выходной шине, пятый выход распределителя импульсов соединен с управляющим входом коммутатора, установочный вход реверсивного счетчика подклю- чен к шине начальной установки, первая входная шина подключена к первому входу первого элемента И выход которого соединен с вторым : входом первого синхронизатора и чегрез первый элемент задержки - с вторым входом третьего синхронизатора, вторая входная шина подключена к первому входу второго элемента И, выход которого соединен с- вторым входом второго элемента задержки, отличающийс я тем, что, с целью расширения функциональных возможностей, в него введены регистр, триггер, третий, четвертый, пятый и шестой элементы И и третий и четвертый элементы ИЛИ, первая управляющая шина соединена с первым входом регистра, первый выход которого подключен к второму входу первого элемента И, вторая управляющая шина соединена с вторым входом регистра второй выход которого подключен к второму входу второго элемента И, выход которого соединен с первыми 'входами третьего и шестого элементов И, выход второго элемента задержки подключен к первым входам четвертого и пятого элементов И, третья управляющая шина соединена с установочным входом триггера, прямой выход которого подключен к вторым входам третьего и пятого элементов И, четвертая управляющая шина соединена с входом сброса триггера, инвертирующий выход которого подключен к вторым входам четвертого и шестого элементов И, вы ходы третьего и четвертого элементов И через третий элемент ИЛИ соединены с вторым входом второго синхронизатора, выходы пятого и | шестого элементов И через четвер тый элемент ИЛИ подключены к второму входу четвертого синхронизатора.