SU1180887A1 - Генератор случайных последовательностей - Google Patents

Abstract

1. ГЕНЕРАТОР СЛУЧАЙНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащий генератор тактовых импульсов, датчик случайных двоичных равномерно распределенных чисел, веро тностный преобразователь, блок формировани  статистических характеристик, причем выход генератора тактовых импульсов соединен с первым входом веро тностного преобразовател , о тличающийс  тем, что, с целью расширени  функциональных возможностей генератора путем задани  матрицы переходов элементов формируемой последовательности в  вном виде, он содержит блок формировани  диапазона случайных чисел, блок формировани  числа разр дов случайной последовательности,два блока элементов И, вычитатель, п ть элементов ИЛИ, блок формировани  функгши распределс-пи , три коммутатор 1 и регигтр пам ти, пои -этом RrioK фо 1мир1М.чнн  с г-чтиг-тических характеристик содержит регистр пам ти, регистр задани  начальных условий, регистр задани  адреса, коммутатор, дес ть элементов И, регистр задани  режима работы, дешифратор , регистр установки исходного состо ни , счетчик, три элемента ШШ, элемент задержки, регистр сдвига, элемент НЕ, D-триггер два RS-триггера и форшфователь пускового сигнала , блок формировани  диапазона случайных чисел содержит два элемента задержки, два элемента НЕ, п ть элементов И, элемент ИЛИ, схес му сравнени , D-триггер, RS- триггер ifi и регистр сдвига, блок формировани  ел функции распределени  содержит два элемента НЕ, регистр сдвига, п ть элементов И, элемент ИЛИ, счетчик, схему сравнени , элемент задержки, два RS-триггера, регистр пам ти, коммутатор, выход регистра установки исходного состо ни  блока формироСХ ) вани  статистических характеристик о соединен с R-входом счетчика, с R00 00 входом регистра сдвига, с R-входом р-триггера,с первыми R-вгодами RSтриггеров этого же блока и с вторым ч входом веро тностного преобразовател , выход регистра пам ти блока формировани  статистических характеристик соединен с первым информационным входом первого коммутатора, пр мой выход первого RS-триггера блока формировани  статистических характеристик соединен с управл ющими входами первого и второго коммутаторов, второй R-вход первого RS-триггора блока формкровани  статистич(;ск;1х характеристик соединен с Bf.ixivu)M исргполне

Description

ни  счетчика этого же блока, информа ционный выход которого соединен с первым информационным входом коммута тора этого же блока и с вторым инфор мационным входом второго коммутатора выход регистра задани  адреса блока формировани  статистических характеристик соединен с вторым информацион ным входом коммутатора этого же блок выход которого соединен с первым адресным входом регистра пам ти этого же блока, второй информационный вход которого соединен с .выходом регистра задани  начальных условий этого же блока и с первым информационным входом третьего коммутатора, первый выход дешифратора блока задани  статис тических характеристик соединен с пе выми входами первого элемента ИЛИ и первого элемента И этого же блока и с управл ющим входом третьего коммутатс а , выход первого элемента И блока формировани  статистических характеристик соединен с первым входом первого элемента ИЛИ, выход регистра задани  работы блока формировани  статистических характеристик соединен с входом дешифратора этого же блока, второй выход которого соединен с вторым входом первого эле мента ИЛИ этого же блока, с управл ющим входом коммутатора этого же блока и с первым входом второго элемента И этого же блока, третий выход дешифратора блока задани  статистических характеристик соединен с первыми входами третьего, четвертого , п того, шестого и седьмого

элементов И этого же блока, выход третьего элемента И блока формировани  статистических характеристик соединен с первым входом второго элемента ИЛИ, выход шестого элемента И блока формировани  статистических характеристик соединен с первым входом третьего элемента ИЛИ, второй вход шестого элемента И блока формировани  статистических характеристик соединен с инверсным вькодом первого RS-триггера данного блока, S-вход ,которого соединен с первым 8-входом второго RS-триггера и выходом седьмо го элемента И данного блока, второй вход которого соединен с выходом формировател  пускового сигнала и первым входом восьмого элемента И данного блока, второй вход которого соединен с выходом первого элемента 1ШИ данного блока, а выход 1

генератора тактовых импульсов и с С-входом D-триггера, С-входом регистра сдвига и входом элемента НЕ данного блока, выход которого соединен с третьим входом элемента И, выход которого соединен со счетным входом счетчика данного блока , первый вход схемы сравнени  блока формировани  диапазона случайных чисел объединен с третьим входом веро тностного преобразовател  и подключен к выходу первого блока элементов И, второй вход схемы сравнени  блока формировани  диапазона случайных чисел соединен с входом блока формировани  числа разр дов случайной последовательности, с входом уменьшаемого вычитател  и с первым выходом веро тностного преобразовател , выход схемы сравнени  бло7 восьмого элемента И соединен с вторым S-входом второго RS-триггера данного блока, выход которого соединен с D-ВХОДОМ D-триггера данного блока, выход которого соединен с вторым R-входом второго RS-триггера и первым входом второго элемента ИЛИ данного блока, второй вход которого соединен с выходом дев того элемента И данного блока, первый вход которого соединен с пр мым выходом первого RS-триггера, а второй вход дев того элемента И соединен с третьим входом шестого элемента И, вторым входом п того элемента И И выходом первого разр да регистра данного блока, D-вход которого соединен с выходом второго элемента ИЛИ, а выход второго разр да регистра сдвига соединен с первым входом дес фого элемента И и первым входом третьегхэ элемента ИЛИ данного блока, второй вход которого соединен с выходом третьего разр да регистра сдвига, а выход третьего элемента ИЛИ соединен с вторым входом четвертого элемента И данного блока, выход которого соединен с входом считывани  регистра пам ти, вход записи которого соединен с выходом второго элемента И данного блока, второй вход которого соединен с вторым входом третьего элемента И, вторым входом первого элемента И и выходом дес того элемента И данного блока, второй,вход которого соединен с выходом элемента задержки , вход которого соединен с выходом

ка формировани  диапазона случайньЬс чисел соединен с первым входом первого элемента И данного блока, второй вход которого соединен с выходом D-триггера, входом первого элемента задержки и первым входом второго элемента И данного блока, выход которого соединен с входом датчика случайных двоичных равномерно распределенных чисел, выход первого элемента И блока формировани  диапазона случайных чисел соединен с первым входом элемента ИЛИ и входом первого элемента НЕ данного блока, выход которого соединен с первым входом третьего элемента И данного блока второй вход которого соединен с выходом первого элемента данного блока, а выход третьего элемента И данного блока соединен с четвертым входом веро ностного преобразовател , выход генератора тактовых импульсов соединен с входами второго элемента НЕ, с Свходом регистра сдвига, с С-входом D-триггера и входом второго элемента задержки блока формировани  диапазона случайных чисел, выход второго элемента задержки этого же блока соединен с вторым входом второго элемента И данного блока, выход второго элемента НЕ этого же блока соединен с третьим входом третьего элемента И, первым входом четвертого элемента И и с первым входом п того элемента И данного блока, второй вход которого соединен с выходом первого разр да регистра сдвига этого же блока,. D-вход которого соеди- йен с выходом третьего элемента ИЛИ, выход второго разр да регистра сдвига блока формировани  диапазона случайных чисел соединен с вторым входом четвертого элемента ИЛИ, выход четвертого элемента И блока формировани  диапазона случайных чисел соединен с первым входом п того элемента ИЛИ, выход п того элемента И блока формировани  диапазона случайных

чисел соединен с первым R-входом RS-триггера и вторым входом элемента ИЛИ этого же блока, выход которого соединен с D-входом D-триггера этого же блока, R-вход которого соединен с вторым R-входом RS-триггера, R-входом регистра сдвига этого же

блока и с вторым входом веро тностного преобразовател , выход третьего разр да регистра сдвига блока формировани  диапазона случайных чисел соединен с S-входом RS-триггера, инверсный выход которого соединен с первым входом второго блока элементов И, выход генератора тактовых импульсов соединен с С-входом регистра сдвига и с. входом первого элемента НЕ блока формировани  функции распределени , выход которого соединен с первыми входами первого, второго и третьего элементов И же блока, выход первого элемента И этого же

блока соединенс вторым входом п того элемента.ИЛИ, второй выход веро тностного преобразовател  соединен с Sвходом первого RS-TpHrrepa, с установочным входом счетчика и первым входом элемента ИЛИ блока формирова- ни  функции распределени , второй вход которого соединен с выходом четвертого элемента И данного блока , а выход элемента ИЛИ данного блока соединен с D-входом регистра сдвига данного блока, выход, пгрвого разр да которого соединен с Sвходом второго RS-триггера данного блока, а выход второго разр да регистра сдвига данного блока соединен с вторым входом первого элемента И и вторым входом четвёртого элемента ИЛИ, второй вход второго элемента ИЛИ подключен к выходу второго элемента И блока формировани  функций распределени , второй вход которого соединен с выходом третьего разр да регистра сдвига данного-блока , а выход четвертого разр да регистра сдвига данного блока соединен с вторым входом третьего элемента И данного блока, выход которого соединен с первым R-входом второго RSтриггера , входом элемента задержки и счетным входом счетчика данного блока, информационный выход которого соединен с первым входом схемы сравнени  и с информационным входом регистра пам ти данного блока, входсчитывани  которрго соединен с

выходом второго RS-триггера данного блока, выход регистра пам ти соединен с первым информационным входом коммутатора блока, выход которого соединен с вторым входом второго блока элементов И, третий выход веро тностного преобразовател  соединен

с вторым информационным входом третЬего коммутатора,,а также с вторьм информационным входом коммутатора

и с вторым входом схемы сравнени  блока формировани  функции распределени , выход которой соединен с первым входом .п того элемента И и входом второго элемента НЕ данного:, блока , выход которого соединен с первым входом четвертого элемента И данного блока, второй вход которого соединен с выходом элемента задержки и вторым входом п того элемента И данного блока, выходкоторого соединен с первым R-входом первого RS-триггера данного блока и с вторыми вхЬдами первого и третьего элементов И, второй вход веро тностного преобразовател  соединен с Rвходом регистра сдвига, с R-входом второго RS-триггера и вторым R-TBXO .дом первого RS-триггера блока формировани  функции распределени , выход которого соединен с управл ющим входом коммутатора этого же блока, выходы четвертого и п того элементов ИЛИ соединены соответственно с п тым и шестым входами веро тностного преобразовател , седьмой вход которого подключен к выходу второго элемента ИЛИ, выходы первого и второго коммутаторов подключены соответственно к восьмому и дев тому входам веро тностного преобразовател выход датчика случайных двоичных равномерно распределенных чисел соединен с первым входом первого блока элементов И, второй вход которого соединен с выходом блока формировани  числа разр дов случайной последЬвдтельности , второй информационный вход первого коммутатора подключен к выходу вычитател , вход вьгаитаемого которого  вл етс  управл ющим входом генератора, выход третьего коммутатора соединен с информационным входом регистра пам ти, считывающий вход которого подключен к выходу первого элемента ИЛИ, а выход регистра пам ти  вл етс  выходом генератора и соединен с вторым информационным входом второго коммутатора, третий информационный в ход которого подклчен к выходу второго блока элементов И.

2. Генератор по п. 1, отличающийс  тем, что, веро тностный преобразователь содержит два элемента НЕ, первьш регистр сдвига, четыре элемента И, три элемента ИЛИ, второй регистр сдвига, схему сравнени , регистр пам ти и блок пам ти, причем вход первого элемента НЕ  вл етс  певым входом веро тностного преобразовател  и соединен с С-входом первого регистра сдвига, К-вход которого  влетс  вторым входом веро тностного преобразовател , третьим и четвёртым входами веро тностного преобразовател   вл ютс  соответственно первый вход схемы сравнени  и вход Запись второго регистра, вход Запись второго регистра сдвига соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, а выход первого элемента ШШ соединен с D-входом первого регистра сдвига, выход первого разр да которого соединен с первым входом второго элемента И и первым входом второго элемента ШШ, второй вход которого  вл етс  п тым входом веро тностного преобразовател , выход первого элемента НЕ соединен с первым входом третьего элемента И и вторым входом второго элемента И, выход которого соединен с первым входом третьего элемента ШШ, второй вход которого  вл етс  шестым входом веро тностного преобразовател , седьмым , восьмым и дев тым входа1 ш которого  вл ютс  соответственно вход Запись блока пам ти, информационный вход блока пам ти и адресный вхо блока пам ти, вход считывани  которого соединен с выходом второго элемента ИЛИ, а выход блока оперативной пам ти соединены с D-входом регистра пам ти, С-вход котюрого соединен с выходом третьего элемента ШШ, а выход региотра пам ти  вл етс  первым выходом веро тностного преобразовател  и соединен с вторым входом схемы сравнени , выход которой соединен с D-входом второго регистра сдвига, С-вход которого соединен с выходом третьего элемента И, второй вход которого соединен с выходом второго разр да первого регистра сдвига, первым входом четвертого элемента И и первым входом первого элемента И, второй вход которого соединен с вытходом второго элемента НЕ, вход которого соединен с выходом последнего разр да второго регистра сдвига и вторым входом четвертого элемента И, выход которого  вл етс  вторым выходом веро тностного преобразовател , третьим выходом которого  вл ютс  выходы первых разр дов второго регистра сдвига ((к+1) - число разр дов второго регистра сдвига). Изобретение относитс  к вычислительной технике и может быть использовано при решении задач статистичес кими методами. Целью изобретени   вл етс  расши- рение функциональных возможностей генератора путем задани  матрицы переходов элементов формируемой последовательности в  вном виде. На фиг, 1 приведена блок-схема генератора случайных последовательностей; на фиг. 2 - схема блока формировани  диапазона случайных чисел; на фиг. 3 - схема веро тностного преобразовани  , на фиг. 4 - схема блока формировани  функции распределени ; на фиг. 5 - схема §лока формировани  статистических характеристик . На фиг. 2-5 введены следующие обозначени : R - вход установки С - синхровход; D - информационный вход S - вход установки Т триггер . Генератор случайных последовательностей содержит генератор 1 тактовых импульсов, датчик 2 случайных двоичных равномерно распределенных чисел, блок 3 формировани  диапазона случайных чисел, блок 4 фор .мировани  числа разр дов случайной последовательности (вьщелени  значащих разр дов числа), блок 5 эле- , ментов И, вычитатель 6, первый 7 и второй 8 элементы ИЛИ, веро тностный преобразователь 9, третий элемент ИЖ 10, блок 11 формировани  функции распределени , первый коммутатор 12, второй коммутатор 13, второй блок 14 элементов И, регистр 15 пам ти, четвертый элемент ИЛИ 16, третий коммутатор 17, п тый элемент ИЛИ 18, блок 19 формировани  статистических характеристик и Св зи 20-49 между блоками. Блок 3 формировани  диапазона слу чайных чисел содержит элемент 50 задержки, элемент НЕ 51, элемен ты И 32, 53, Схему, 54 сравнени , эле мент ИЛИ 55, D-триггер 56, элемент 5 задержки, элемент 58: И, RS-триггер 5 регистр 60 сдвига, элемент НЕ 61 и элементы И 62, 63, Веро тностный преобразователь 9 содержит элемент НЕ 64, регистр 65 сдвига, элемент И 66, элемент ИЛИ 67 элементы И 68,. 69, элемент НЕ 70, элемент И 71, регистр 72 сдвига, схе му 73 сравнени , регистр 74 пам ти, элементы ИЛИ 75, 76 и блок 77 оперативной пам ти. Блок 11 формировани  функции распределени  содержит элемент НЕ 78, регистр 79 сдвига, элементы И 80-82, вычитающий счетчик 83, элемент ИЛИ 84, схему 85 сравнени ,элемент 86 задержки , элементы И 87, 88, элемент НЕ 89, блок 90 посто нной пам ти, RS-триггеры 91, 92 и коммутатор 93. Блок 19 формировани  статистических-характеристик содержит элемент И 94, блок 95 оперативной па ти, регистр 96 задани  начальных условий, коммутатор 97, элементы И 98-100, регистр 101 задани  режима работы, дешифратор 102, регистр 103 установки исходного состо ни , регистр 104 задани  адреса, элемент ИЛИ 105, двоичньй суммирукидий счетчик 106, элемент 107 задержки, элемент И 108, регистр 109 сдвига, элемент ИЛИ 110, элемент И 111, D-триггер 112, RSтриггеры 113, 114, элемент ИЛИ 115, элемент НЕ 116, элементы И 117-119, формирователь 120 пускового сигнала и элемент И 121, Устройство работает следующим образом. Структура формируемой последовательности предварительно задаетс  в виде квадратной матрицы переходов. Каждьй элемент в этой матрице обозначает количество случаев по влени  фиксироваиного сигнала за другим фиксированным сигналом. Эта матрица должна удовлетвор ть следукицим требовани м: суммы элементов в строке и столбце с одинаковыми номерами должны совпадатьi матрица должна быть приводима к (Нулевой матрице путем следук цей процедуры. Фиксируем в матрице номер строки, сумма элементов которой не меньше суммы элементов любой другой строки. Заменим элементы в этой фиксированной строке и столбце с тем же номером нул ми, В полученной матрице найдем нулевую строку (столбец), дл  которой столбец (строка) с тем же. номером имеет сумму элементов, отличную от нул  и заменим элементы этого столбца (строки) нул ми, В полученной таким образом матрице иайдем нуевую строку (столбец), дл  которой

столбец (строка) с тем же номером отличен от нул ми заменим его элененты нул ми. Продолжа  эту процедуру в итоге получим нулевую матрицу . Если заданна  матрица переходов может быть приведена к нулевой указанным способом, то в ней содержатс  только такие циклические подпоследовательности переходов от строки к столбцу, которые включают в себ  переход из строки с первоначально фиксированным номером. Если матрица переходов удовлетвор ет этим требован м , то процесс формировани  требуемой последовательности может быт представлен как процесс последовательного формировани  таких циклических подпоследовательностей, и период генератора равен сумме элементов всех подпоследовательностей,

По матрице переходов вычисл ют новую матрицу, задающую функцию распределени , В новой матрице элемент сто щий на пересечении фиксированны строки и стобца, определ етс  как сумма элементов, вз тых из соответствующей строки матрицы переходов. Суммирование ведетс  по всем элементам строки в пор дке возрастани  номеров столбцов, включа  номер фик сированного Столбца,

Полученна  матрица  вл етс  исходной дл  генератора. Ее ввод т в устройство с помощью блока 19, Дл  этого предварительно устанавливают кнопкой 103 в исходное состо ние блоки устройства, а затем с помощью пульта 101 устанавливают режим ввода матрицы. При этом на среднем по схеме выходе дешифратора 102 по вл етс  логическа  1, котора  отпирает элемент И 98 и через элемент ИЛИ 105 - элемент И 94, а коммутатор 97 переводит в режим приема информации с пульта 104 задани  адреса. С помощью пульта 96 задани  информации задают значение элемента матрицы, а с помощью пульта 104 - соответствующий адрес. Адрес разбит на две части; старша  Участь, в качестве которой выступает номер строки, определ ет адрес зоны пам ти в блоке 95, а младша  номера  чеек в этой зоне,

Дл  записи информации в блоке 95 пам ти с помощью формировател  120 пускового сигнала формируют коротки импульс, который через элемент И 12

поступает на S-вход триггера 113 и устанавливает его в единичное состо ние . Из триггера 113 1 переписываетс  в S-триггер 112, который служит элементом задержки, а затем через элемент ИЛИ 115 - в регистр 10 сдвига, которьм в сочетании с триггерами 112 и 113 образует распределитель импульсов, работающий в ждущем режиме, В ответ на каждый пусковой сигнал этот распределитель формирует три импульса, один из которых используетс  дл  получени  импульса записи. Этот импульс по вл етс  на выходе элемента И 108 и через элемент И 98 поступает на вход записи блока 95 оперативной пам ти. Элемент 107 задержки обеспечивает по вление на выходе элемента И 108 толь ко одного импульса в течение одного периода синхроимпульсов, поступающих по шине 20, После записи матрицы в блок 95 пам ти устанавливают в исходное состо ние регистр 15 пам ти , записьша  в него номер начальной строки. Дл  этого с помощью пульта 101 задают режим ввода этого номера . При этом на шине 46 по вл етс  1, и коммутатор 17 переходит в режим приема информации с пульта 96, Затем набирают на пульте 96 значение номера и формируют короткий импульс с помощью формировател  120, На выходе элемента И 108 по вл етс  сигнал , который через, элемент И 111 и элемент ИЛИ 16 поступает на синхровход регистра 15 пам ти. Код, набранный на пульте 96, переписываетс  при этом в регистр 15, Задание начальных условий на этом заканчиваетс

Формирование выходной последовательности начинаетс  после перевода генератора в рабочий режим, что осуществл етс  с помощью пульта 101, В этом режиме открываютс  элементы И 99, 100, 117, 119 и 121, а коммутататор 97 подключает к адресному входу блока 95 пам ти счетчик 106, . Процесс генерации начинаетс  с перезаписи матрицы из блока 95 пам ти в блок 77 оперативной пам ти. Дл  этого с помощью формировател  120 формируют пусковой сигнал, который через элемент И 121 поступает на S-входы триггеров 113 и 114 и устанавливает их единичное состо ние. Выходной сигнал триггера 114 переводит коммутаторы 12 и 13 в режим приема информации с блока 95 пам ти и счетчика 106 соответственно и одновременно открывает элемент И 118, замыка  тем самым цепь обратной св зи регистра 109 благодар  чему формирование импульсов регистром 109 происходит до тех пор,пока триггер 1 14 остаетс  в единичном сос То нии . Сброс триггера 114 осуществл етс  сигналом, поступающим со счетчика 106, которьй служит не только дл  формировани  адресов, но и дл  подсчета количества переписанных чисел. Дл  перезаписи каждого числа формируетс  импульс считьшани , который через элемент И 100 поступает на шину считывани  блока 95 пам ти, и импульс записи, который через элемент И 99 и элемент ИЛИ 10 поступает на шину записи блока 77 пам ти. После перезаписи каждого числа на выходе элемента И 11 по вл етс  сигнал, который поступает на вход счетчика 106 и увеличивает его содержимое на 1. Б момент окончани  перезаписи матрицы счетчик 106 выдает сигнал, устанавливающий триггер 114 в исходное состо ние . Процесс перезаписи при этом прекращаетс , а на выходе элемента И 119 по вл етс  импульс, которьш свидетельствует об окончани  перезаписи матрицы и одновременно служит пусковым сигналом дл  блока 3 изменени  диапазона случайных чисел. .

Пусковый сигнал, поступающий в блок 3 по шине 27, записывает 1 в регистр 60 сдвига, который в свою очередь устанавливает в 1 триггер 59. При этом элементы И набора блока 14 закрываютс , в результате чего младша  часть адреса принимает нулевое значение. Импульс со второго (среднего по схеме) выхода регистра 60 поступает через злемент ИЛИ 7 и элемент ИЛИ 76 на шину считывани  блока 77 пам ти веро тностного преобразовател  9. При зтом считываетс  значение, записанное по адресу, старша  часть которого представл ет собой содержимое регистра 15 пам ти, а младша  часть равна О. Импульс с выхода элемента И 63 через элемент ИЛИ 8 и элемент ИЛИ 75 поступает на синхровход регистра 74 пам ти и записывает в него результат считывани . По шине 23 это значетше поступает в

блок 4 вьщелени  значащих рагч ло числа и на схему 34 сравнени . 1ри этом па выходе блока 4 все разр ды числа, которые младше самого старшего , отличного от О разр да, принимают единичное значение, а незначащие старшие разр ды остаютс  нулевыми. Этот код управл ет набором 5 элементов И, причем те элементы И, которые отвечают незначающим разр дам числа, запираютс .

Сигнал, по вл ющийс  на третьем выходе регистра 60, открывает эле|мент И 62, в результате чего триггер 59 возвращаетс  в исходное состо ние , а очередной синхроимпульс, поступающий по шине 20, записывает 1 в D-триггер 56. Выходной сигнал триггера 56 открьгоает элемент И 52, и на шину 21 поступает импульс, по которому датчик 2 случайных чисел вырабатывает случайное число. После прохождени  этот числа через набор блока 5 элементов И количество его значащих разр дов не превьшгает количества значащих разр дов числа, хран щегос  в регистре 74, Полученное таким случайное число сравнивают со значением числа, хран щегос  в регистре 74, с помощью схемь 54 сравнени . Если случайное число меньше, то считают его пригодным дл  дальнейшего использовани , в противном случае формируют новое случайное число. В последнем случае на выходе схемы 54 сравнени  присутствует уровень логической 1, так что триггер 56 остаетс  в единичном состо нии, а на выходе элемента И 52 по вл етс  новый импульс, по которому датчик 2 вырабатывает новое случайное число.

Если условие меньще выполн етс , то на выходе схемы 54 сравнени  по вл етс  О, элемент И 53 закрываетс , и очередной синхроимпульс устанавливает триггер 56 а нулевое состо ние. Элемент 30 задержки преп тствует по влению дополнительного импульса на шине 21, дл  чего врем  задержки сигнала этим элементом должно превышать врем  срабатывани  триггера 56. Окончание поиска случайного числа, удовлетвор ющего неравенству меньше, сопровождаетс  по влением импульса на выходе элемента И 58, который служит в к-а«естве пускового сигнала дл  веро тност ного пре6браэовате)1  9. Элемент 57 задержки преп тствует по влению этого сигнала в момент перехода тр,и гера 56 в единичное состо ние. Врем  задержки сигнала этим элементом должно превьшать врем  задержки сигнала инвертором 61. Полученное случайное число поступает в веро тностный преобразователь 9, который преобразует его в вы ходное число-. Преобразование состои в определении интервала между значени ми функции распределени , в ко торый попадает случайное число, Зна чени ми функции распределени  служа значени  элементов матрицы, причем номер строки матрицы задает код, хран щийс  в регистре 15. Матрица переходов, по которой составл ют исходную дл  генератора матрицу, задает не только веро тнос шую структуру последовательности вы ходных чисел, но и длину этой после довательности, котора  равна суммеэлементов матрицы переходов. После фор1-шровани  каждого выходного числа длина оставшейс  части последовател ности уменьшаетс  на 1, поэтому необходимо вычесть 1 из соответствун цего элемента матрищ) переходов . При этом нов&  матрица описывает веро тностную структуру и длину оставшейс  части последовательности которую предстоит сформироватд . Изменение матрицы переходов влечет за собой изменение исходной матрицы. Таким образом, матрица , хран ща с  в блоке 77 пам ти, в процессе формировани  последовательности посто нно измен етс  в сторону уменьшени  своих элементов, превраща сь в конце концов в нулевую матрицу. Необходимое изменение этой матрицы обеспечивает блок 11. После обнулени  информации в блоке 77 формирование последовательности автоматически прекращаетс , так как с блока 77 пам ти в блок 3 поступает нулевое значение. § результате этого происходит зацикливание блока 3. Генератор позвол ет получать различные реализации заданного случайного процесса. Дл  получени  новой реализации достаточно вновь установить блоки устройства в исходное состо ние, занести в регистр 15 начальное значение номера матрицы и переписать матрицу из блока 95 пам ти в блок 77 пам ти, после чего автоматически начинаетс  формирование новой последовательности. Эффективность предлагаемого устройства по сравнению с известным состоит в том, 4fo матрица переходов , задающа  статистические характеристики последовательности, может быть задана в  вном виде, благодар  чему задаваемый процесс имеет более полное описание и, следовательно, в большей мере удовлетвор ет, требовани м потребител .

3

u40

Фиг.

Claims (2)

1. ГЕНЕРАТОР СЛУЧАЙНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащий генератор тактовых импульсов, датчик случайных двоичных равномерно распределенных чисел, вероятностный преобразователь, блок формирования статистических характеристик, причем выход генератора тактовых импульсов соединен с первым входом вероятностного преобразователя, о тличающийся тем, что, с целью расширения функциональных возможностей генератора путем задания матрицы переходов элементов формируемой последовательности в явном виде, он содержит блок формирования диапазона случайных чисел, блок формирования числа разрядов случайной последовательности,два блока элементов И, вычитатель, пять элементов ИЛИ, блок формирования функции распределения, три коммутатора и регистр памяти, пои этом бпок формирования . гатистичес— ких характеристик содержит регистр памяти, регистр задания начальных условий, регистр задания адреса, коммутатор, десять элементов И, регистр задания режима работы, дешифратор, регистр установки исходного состояния, счетчик, три элемента ИЛИ, элемент задержки, регистр сдвига, элемент НЕ, D-триггер, два RS-триггера и формирователь пускового сигнала, блок формирования диапазона случайных чисел содержит два элемента задержки, два элемента НЕ, пять элементов И, элемент ИЛИ, схему сравнения, D-триггер, RS- триггер <β и регистр сдвига, блок формирования функции распределения содержит два элемента НЕ, регистр сдвига, пять элементов И, элемент ИЛИ, счетчик, схему сравнения, элемент задержки, два RS-триггера, регистр памяти, коммутатор, выход регистра установки ^исходного состояния блока формирования статистических характеристик соединен с R-входом счетчика, с Rвходом регистра сдвига, с R-входом D-триггера,с первыми R-входами RSтриггеров этого же блока и с вторым входом вероятностного преобразователя, выход регистра памяти блока формирования статистических характеристик соединен с первым информационным входом первого коммутатора, прямой выход первого RS-триггера блока формирования статистических характеристик соединен с управляющими входами первого и второго коммутаторов, второй R-вход первого RS-триггсра блока формирования статистических характеристик соединен с выходом переполне ния счетчика этого же блока, информационный выход которого соединен с первым информационным входом коммутатора этого же блока и с вторым информационным входом второго коммутатора, выход регистра задания адреса блока формирования статистических характеристик соединен с вторым информационным входом коммутатора этого же блока,· выход которого соединен с первым адресным входом регистра памяти этого же блока, второй информационный вход которого соединен с выходом регистра задания начальных условий этого же блока и с первым информационным входом третьего коммутатора, первый выход дешифратора блока задания статистических характеристик соединен с первыми входами первого элемента ИЛИ й первого элемента И этого же блока и с управляющим входом третьего коммутатора, выход первого элемента И блока формирования статистических характеристик соединен с первым входом первого элемента ИЛИ, выход регистра задания работы блока формирования статистических характеристик соединен с входом дешифратора этого же блока, второй выход которого соединен с вторым входом первого элемента ИЛИ этого же блока, с управляющим входом коммутатора этого же блока и с первым входом второго элемента И этого же блока, третий выход дешифратора блока задания статистических характеристик соединен с первыми входами третьего, четвертого, пятого, шестого и седьмого элементов И этого же блока, выход третьего элемента И блока формирования статистических характеристик соединен с первым входом второго элемента ИЛИ, выход шестого элемента И блока формирования статистических характеристик соединен с первым входом третьего элемента ИЛИ, второй вход шестого элемента И блока формирования статистических характеристик соединен с инверсным выходом первого RS-триггера данного блока, S-вход которого соединен с первым S-входом второго RS-триггера и выходом седьмо·: го элемента И данного блока, второй вход которого соединен с выходом формирователя пускового сигнала и первым входом восьмого элемента И данного блока, второй вход которого соединен с выходом первого элемента ИЛИ данного блока, а выход восьмого элемента И соединен с вторым

S-входом второго RS-триггера данного блока, выход которого соединен с D-входом D-триггера данного блока, выход которого соединен с вторым R-входом второго RS-триггера и первым входом второго элемента ИЛИ данного блока, второй вход которого соединен с выходом девятого элемента И данного блока, первый вход которого соединен с прямым выходом первого RS-триггера, а второй вход девятого элемента И соединен с третьим входом шестого элемента И, вторым входом пятого элемента И и выходом первого разряда регистра данного блока, D-вход которого соединен с выходом второго элемента ИЛИ, а выход второго разряда регистра сдвига соединен с первым входом десятого элемента Ии первым входом третьего элемента ИЛИ данного блока, второй вход которого соединен с выходом третьего разряда регистра сдвига, а выход третьего элемента ИЛИ соединен с вторым входом четвертого элемента И данного блока, выход которого соединен с входом считывания регистра памяти, вход записи которого соединен с выходом второго элемента И данного блока, второй вход которого соединен с вторым входом третьего элемента И, вторым входом первого элемента И и выходом десятого элемента И данного блока, второй.вход которого соединен с выходом элемента задержки, вход которого соединен с выходом генератора тактовых импульсов и с С-входом D-триггера, С-входом регистра сдвига и входом элемента НЕ данного блока, выход которого соединен с третьим входом пятого элемента И, выход которого соединен со счетным входом счетчика данного блока, первый вход схемы сравнения блока формирования диапазона случайных чисел объединен с третьим входом вероятностного преобразователя и подключен к выходу первого блока элементов И, второй вход схемы сравнения блока формирования диапазона случайных чисел Соединен с входом блока формирования числа разрядов случайной последовательности, с входом уменьшаемого вычитателя и с первым выходом вероятностного преобразователя, выход схемы сравнения бло ка формирования диапазона случайных’ Чисел соединен с первым входом первого элемента И данного блока, второй вход которого соединен с выходом D-триггера, входом первого элемента задержки и первым входом второго элемента И данного блока, выход которого соединен с входом датчика случайных двоичных равномерно распределенных чисел, выход первого элемента И блока формирования диапазона случайных чисел соединен с первым входом элемента ИЛИ и входом первого элемента НЕ данного блока, выход которого соединен с первым входом третьего элемента И данного блока^второй вход которого соединен с выходом первого элемента данного блока, а выход третьего элемента И данного блока соединен с четвертым входом вероятностного преобразователя, выход генератора тактовых импульсов соединен с входами второго элемента НЕ, с Свходом регистра сдвига, с С-входом D-триггера и входом второго элемента задержки блока формирования диапазона случайных чисел, выход второго элемента задержки этого же блока соединен с вторым входом второго элемента И данного блока, выход второго элемента НЕ этого же блока соединен с третьим входом третьего элемента И, первым входом четвертого элемента И и с первым входом пятого элемента И данного блока, второй вход которого соединен с выходом первого разряда регистра сдвига этого же блока, D-вход которого соединен с выходом третьего элемента ИЛИ, выход второго разряда регистра сдви• га блока формирования диапазона случайных чисел соединен с вторым входом четвертого элемента ИЛИ, выход четвертого элемента И блока формирования диапазона случайных чисел соединен с первым входом пятого элемента ИЛИ, выход пятого элемента И блока формирования диапазона случайных чисел соединен с первым R-входом RS-триггера и вторым входом элемента ИЛИ этого же блока, выход которого соединен с D-входом D-триггера этого же блока, R-вход которого соединен с вторым R-входом RS-триггера, R-входом регистра сдвига этого же блока и с вторым входом вероятностного преобразователя, выход третьего разряда регистра сдвига блока форми рования диапазона случайных чисел соединен с S-входом RS-триггера, инверсный выход которого соединен с первым входом второго блока элементов И, выход генератора тактовых импульсов соединен с С-входом регистра сдвига и с. входом первого элемента НЕ блока формирования функции распределения, выход которого соединен с первыми входами первого, второго и третьего элементов И Зтого же блока, выход первого элемента И этого же блока соединен с вторым входом пятого элемента.ИЛИ, второй выход вероятност ного преобразователя соединен с Sвходом первого RS-триггера, с установочным входом счетчика и первым входом элемента ИЛИ блока формирования функции распределения, второй вход которого соединен с выходом четвертого элемента И данного блока, а выход элемента ИЛИ данного блока соединен с D-входом регистра сдвига данного блока, выход, первого разряда которого соединен с Sвходом второго RS-триггера данного блока, а выход второго разряда регистра сдвига данного блока соединен с вторым входом первого элемента И и вторым входом четвёртого элемента ИЛИ, второй вход второго элемента ИЛИ подключен к выходу второго элемента И блока формирования функций распределения, второй вход которого соединен с выходом третьего разряда регистра сдвига данного блока, а выход четвертого разряда регистра сдвига данного блока соединен с вторым входом третьего элемента И данного блока, выход которого соединен с первым R-входом второго RSтриггера, входом элемента задержки и счетным входом счетчика данного блока, информационный выход которого соединен с первым входом схемы сравнения и с информационным входом регистра памяти данного блока, входсчитывания которрго соединен с ~ выходом второго RS-триггера данного блока, выход регистра памяти соединен с первым информационным входом коммутатора блока, выход которого соединен с вторым входом второго блока элементов И, третий выход вероятностного преобразователя соединен с вторым информационным входом третьего коммутатора,,а также с вторым информационным входом коммутатора и с вторым входом схемы сравнения блока формирования функции распределения, выход которой соединен с первым входом пятого элемента И и входом второго элемента НЕ данного,, блока, выход которого соединен с первым входом четвертого элемента И данного блока, второй вход которого соединен с выходом элемента задержки и вторым входом пятого элемента И данного блока, выход¹которого соединен с первым R-входом первого RS-триггера данного блока и с вторыми входами первого и третьего элементов И, второй вход вероятностного преобразователя соединен с Rвходом регистра сдвига, с R-входом второго RS-триггера и вторым R-гвходом первого RS-триггера блока формирования функции распределения, выход которого соединен с управляющим входом коммутатора этого же блока, выходы четвертого и пятого элементов ИЛИ соединены соответственно с пятым и шестым входами вероятностного преобразователя, седьмой вход которого подключен к выходу второго элемента ИЛИ, выходы первого и второго коммутаторов подключены соответственно к восьмому и девятому входам вероятностного преобразователя, выход датчика случайных двоичных равномерно распределенных чисел соединен с первым входом первого блока элементов И, второй вход которого соединен с выходом блока формирования числа разрядов случайной последовательности, второй информационный вход первого коммутатора подключен к выходу вычитателя, вход вычитаемого которого является управляющим входом генератора, выход третьего коммутатора соединен с информационным входом регистра памяти, считывающий вход которого подключен к выходу первого элемента ИЛИ, а выход регистра памяти является выходом генератора и соединен с вторым информационным входом второго коммутатора, третий информационный вход которого подключен к выходу второго блока элементов И.

2, Генератор по π. 1, отличающийся . тем, что, вероятностный преобразователь содержит два элемента НЕ, первый регистр сдвига, четыре элемента И, три элемента ИЛИ, второй регистр сдвига, схему сравнения, регистр памяти и блок памяти, причем вход первого элемента НЕ является пер вым входом вероятностного преобразователя и соединен с С-входом первого регистра сдвига, R-вход которого является вторым входом вероятностного преобразователя, третьим и четвёртым входами вероятностного преобразователя являются соответственно первый вход схемы сравнения и вход Запись второго регистра, вход Запись второго регистра сдвига соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, а выход первого элемента ИЖ соединен с D-входом первого регистра сдвига, выход первого разряда которого соединен с первым входом второго элемента И и первым входом второго элемента ИЖ, второй вход которого является пятым входом вероятностного преобразователя, выход первого элемента НЕ соединен с первым входом третьего элемента И и вторым входом второго элемента И, выход которого соединен с первым входом третьего элемента ИЖ, второй вход которого является шестым входом вероятностного преобразователя, седьмым, восьмым и девятым входами которого являются соответственно вход Запись блока памяти, информационный вход блока памяти и адресный вход блока памяти, вход считывания которого соединен с выходом второго элемента ИЖ, а выход блока оперативной памяти соединены с D-входом регистра памяти, С-вход которого соединен с выходом третьего элемента ИЖ, а выход регистра памяти является первым ’выходом вероятностного преобразователя и соединен с вторым входом схемы сравнения, выход которой соединен с D-входом второго регистра сдвига, С-вход которого соединен с выходом третьего элемента И, второй вход которого соединен с выходом второго разряда первого регистра сдвига, первым входом четвертого элемента И и первым входом первого элемента И, второй вход которого соединен с ВЫ7 ходом второго элемента НЕ, вход которого соединен с выходом последнего разряда второго регистра сдвига и вторым входом четвертого элемента И, выход которого является вторым выходом вероятностного преобразователя, третьим выходом которого являются выходы первых разрядов второго регистра сдвига ((к+1) - число разрядов второго регистра сдвига).

1 1180887 2