SU1180975A1

SU1180975A1 - Запоминающее устройство

Info

Publication number: SU1180975A1
Application number: SU833617876A
Authority: SU
Inventors: Yurij Ya Berson; Aleksandr I Burtov; Viktor A Kizub; Vladimir G Knyazhitsyn; Evgenij Ya Margolin
Original assignee: Berson Yurij Y; Burtov Aleksandr; Viktor A Kizub; Vladimir G Knyazhitsyn; Evgenij Ya Margolin
Priority date: 1983-07-11
Filing date: 1983-07-11
Publication date: 1985-09-23

Description

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано при создании устройств для отладки программ в постоянных запоминающих устройствах. 5

Целью изобретения является повышение быстродействия устройства.. ___

На чертеже изображена блок-схема запоминающего устройства.

Запоминающее устройство содержит первый 1 и ю второй 2 блоки памяти, выходы которых соединены с первым и вторым входами первого коммутатора 3, соответствующий выход которого соединен с информационными входами второго блока 2 памяти, генератор 4 импуль- 15 сов, выход которого соединен с первым входом блока 5 управления, счетчик 6, одни из входов которого соединены с соответствующими входами блока 5 управления, а другие соединены с адресными входами второго бло- 20 ка 2 памяти, а один из входов соединен с соответствующим выходом блока 5 управления, одни из входов управления первого 1 и второго 2 блоков памяти соединены с соответствующими выходами блока 5 управления и яв-25 ляются управляющим выходом 7 устройства, вывод питания второго блока 2 памяти является шиной 8 питания устройства, формирователь 9 импульсов, вход которого соединен с шиной 8 питания устройства, а выход соединен^ с другим входом счетчика 6, второй коммутатор 10,' выход которого соединен с адресными входами первого блока 1 памяти, одни из информационных входов второго коммутатора 10 являются адресными входами 11 устройства, а другие слединены с адресными входами ³⁵второго блока 2 памяти, один из управляющих входов второго коммутатора 10 соединен с соответствующим выходом счетчика 6, соответствующим управляющим входом первого блока 1 памяти и соответствующим входом блока 5 управления, другой вход второго коммутатора 10 соединен с соответствующим выходом блока 5 управления, один из выходов которого является первым управляющим входом 12 устройства, второй управляющий I вход второго блока 2 памяти является вторым управляющим входом 13 устройства, управляющий вход первого коммутатора 3 соединен с соответствующим выходом блока 5 управления. 50

Формирователь 9 импульсов может быть выполнен с использованием резистивного делителя 14 напряжения интегрирующей цепочки 15 на КС элементах и двух интверторов 16 и 17. 55

Второй блок 2 памяти может быть выполнен с использованием накопителя 18 на

КМОП-структурах, регистра 19, переключателя питания на диодах 20, 21 и резервного источника 22.

Блок 5 управления выполнен на элементах И 23 и 24, элементах НЕ 25 и 26, ИЛИ—

НЕ 27-30.

Устройство работает следующим образом.

При установке запоминающего устройства в аппаратуру (на штатное место имитируемого ПЗУ) на шины 8 и 13 поступает напряжение питания, обеспечивающее выработку импульса запуска формирователем 9 и определяющее режим работы блока 2 памяти. Прй подаче напряжения питания цепь заряда конденсатора цепи 15 остается некоторое время разомкнутой. Это время определяется временем нарастания напряжения' питания от 0 до величины, достаточной для срабатывания инвертора 16 (установления на его выходе уровня "0”) и определяемой номиналами резисто; ров делителя 14 и порогом срабатывания инвертора 16. Пока цепь заряда конденсатора цепи 15 разомкнута, напряжение на входе инвертора 17 повышается, повторяя, форму напряжения питания, и при превышении порога срабатывания инвертора 17 на его выходе устанавливается уровень ”0”. При достижении напряжением питания уровня, достаточного для срабатывания инвертора 16, включается цепь заряда конденсатора.

На входе инвертора 17 устанавливается уровень ”0”, на его выходе - уровень ”1”.

По мере заряда конденсатора напряжение на входе инвертора 17 повышается, и при достижении порога срабатывания на выходе инвертора 17 снова установится уровень ”0”, т.е. формируется импульс, устанавливающий счетчик 6 в состояние ”0”. Автоматическая установка счетчика 6 в ”0” происходит при коммутации питания, а также при кратковременном снижении питания ниже порогового уровня, определяемого соотношением резисторов делителя 14 и соответствующего допустимой минимальной величине напряжения питания, при которой сохраняется информация в блоке ”1”.

Уровень ”0” с выхода старшего разряда счетчика 6, поступая на управляющий вход коммутатора 10 адреса, третий вход блока 5 управления и вход режима блока 1 оперативной памяти, обеспечивает разрешение прохождения импульсов с генератора 4 через элемент 30 ИЛИ-НЕ блока 5 на счетный вход счетчика 6, при этом окончание импульса запуска может находиться в любом временном соотношении с фронтами импульсов генератора 4: запрет прохождения кода адреса с шины 11 на адресный вход блока 1 и сигналов выборки с ши3 1180975 4

ны 12 на управляющий вход первого коммутатора 3 благодаря высокому уровню на выходе элемента 26 ИЛИ-НЕ блока 5, тем самым разрешая прохождение кода адреса с выходов счетчика 6 через коммутатор 10 на входы 5 адреса блока 1 и информационного кода с выхода блока 2 через коммутатор 3 на вход-выходы блока 1; режим записи блока 1 оперативной памяти; разрешение прохождения импульсов выборки через элемент 27 ИЛИ-НЕ 10. на вход выборки блока 2.

С помощью сигналов младших двух разрядов счетчика 6 и элементов 28 и 29 блока 5 формируется необходимая временная диаграмма работы имитатора, в соответствии с которой 15 в течение каждых четырех тактов генератора 4 производится считывание одного бита информации с блока 1 оперативной памяти (по импульсу выборки,. поступающему со второго выхода блока 5 на вход разрешения выборки 20 блока 18, и в соответствии с кодом адреса, поступающим со счетчика 6 непосредственно на входы адреса блока 18) запись и сдвиг на один разряд в регистре 19 сдвига (по импульсу синхронизации, поступающему с третье- 25 го выхода блока 5 на вход синхронизации ; регистра 19), запись многоразрядной информации из регистра 19 через коммутатор 3 на блок 1 оперативной памяти (по импульсу выборки, поступающему с пятого выхода блока 5 на вход разрешения выборки блока 7 и в соответствии с кодом адреса, поступающим с выходов счетчика 5 через коммутатор 10 на входы адреса блока 1). При этом код информации, соответствующий коду в соответствующей ячейке памяти имитируемого ПЗУ, запи- ^5 сывается в блок 1 по соответствующему импульсу генератора 4, считая от момента подачи питания на ЗУ. Подача кода адреса непосредственно с выхода счетчика на адресные входы блока 2 позволяет уменьшить время считыва-⁴⁰ния информации с блока 2 и тем самым ускорить процесс перезаписи. Так как информационный выход переведен в отключенное состояние, а адресный вход 11 ЗУ запрещен уровнем ”0” со старшего разряда счетчика, ⁴$ то наличие сигналов от внешних источников на шинах 11 и выходных, всегда имеющее место при работе ПЗУ, не мешает процессу перезаписи информации.

50

При переборе счетчиком 6 всех адресов, соответствующих адресному пространству блоков 2 и 1, в старшем разряде счетчика 6 устанавливается уровень ”1”, который запрещает прохождение импульсов от генератора 4 55 через элемент 30 блока 5 на счетный вход счетчика 6, переводит блок 1 оперативной памяти в режим считывания, устанавливает

через элемент 27 ИЛИ-НЕ блока 5 на выходе разрешения выборки блока 1 постоянное разрешение считывания, разрешает прохождение кода адреса с шины 11 через коммутатор 10 на входы адреса блока 1, разрешает прохождение сигналов выборки с шины 12 через элемент 28 ИЛИ-НЕ блока 5 на управляющий вход коммутатора 3, тем самым обеспечивая управление от сигналов на шине 12 запретом или разрешением прохождения информационного кода из блока 1 через кокоммутатор 3.

Таким образом, ЗУ подготовлено к работе в качестве ПЗУ. При подаче на шину 12 сигнала выборки, а на шину 11 кода адреса, с блока 1 считывается на входную шину по требуемому адресу К -разрядный код. Выходная шина имеет минимальную внутреннюю емкостную и токовую нагрузку как за счет буферизации выходов коммутатора 3, так и за счет наличия всего одного информационного входа блока 18, что повышает надежность работы ЗУ.

При исчезновении питания или снижении, его ниже порогового уровня, или в режиме хранения, информацию хранят блок 2 (или блок 18, питание которого осуществляется аккумулятором через стабилитрон). Блок 1 теряет информацию, но при восстановлении питания автоматически устанавливаются, режимы работы блоков 1 и 2, и процесс перезаписи происходит без вмешательства извне.

В режиме записи (программирование ЗУ)

ЗУ устанавливается в программирующее устройство, от которого на вход 13 подают логический уровень, обеспечивающий перевод блока 2 в режим записи. Для обеспечения синхронизации считывания информации с программирующего устройства и записи ее в блок 2 выход 7 имитатора соединяют с входом счетчика адресов программирующего устройства. Таким образом, генератор 4 обеспечив вает также процесс записи информационного кода.

Информационный вход блока 2 соединяют с информационным выходом программирующего устройства через один из контактов выходной шины (или через все контакты, если блок 2 имеет одинаковый формат с блоком 1). На вход 12 подают уровень, обеспечивающий по окончанию записи отключенное (от выходов коммутатора 3) состояние выходной шины. Коммутируя питание имитатора на входе 8, обеспечивают (аналогично показанному выше процессу перезаписи) формирование импульса запуска, установку счетчика 6 в ”0”, разрешение прохождения импульсов генератора 4 на счетный вход счетчика 6 и выход 7, формирование импульсов выборки на вхоI

1180975

6

де разрешения выборки блока 2, разрешение ι прохождения информации со входной шины на магистральную шину коммутатора 3. При этом выходная шина переводится в отключенное состояние, благодаря чему разрешается подача на ее контакты последовательного (или параллельного} информационного кода с соответствующего выхода программирующего устройства.

Код информации, подаваемой на информационный вход блока 2, записывается в ячейку по адресу, определяемому счетчиком 6. Подача

₅ адреса и сигнала разрешения выборки на блок 2 синхронизирована с подачей кода информации через выход благодаря тактовым импульсам, поступающим в программирующее устройство с выхода 7.

Claims

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее первый и второй блоки памяти, выходы которых соединены с первым и вторым входами первого коммутатора соответственно, выход первого коммутатора соединен

с информационными входами второго блока памяти, генератор импульсов, выход которого соединен с первым входом блока управления, счетчик, одни из выходов которого соединены с соответствующими входами блока управления, а другие соединены с адресными входами второго блока памяти, а- один из входов соединен с соответствующим выходом блока управления, одни из входов управления первого и второго блоков памяти соединены с соответствующими выходами блока управления и являются управляющим выходом устройства, вывод питания второго блока памяти является шиной питания устройства, отличающееся тем, что, с целью повышения быстродействия, оно содержит вто· рой коммутатор и формирователь импульсов запуска, вход которого соединен с шиной питания устройства, а выход - с другим входом счетчика, выходы второго коммутатора соединены с адресными входами первого блока памяти, одни из информационных входов второго коммутатора являются адресными входами устройства, а. другие соединены с адресными входами второго блока памяти, один

из управляющих входов второго коммутатора соединен с соответствующим выходом счетчи- , ка, соответствующим входом блока управления и соответствующим управляющим входом первого блока памяти, другой управляющий вход второго коммутатора соединен в соответствующим выходом блока управления, один из входов которого является первым управляющим входом устройства, второй управляющий вход второго блока памяти является вторым управляющим входом устройства, управляющий вход первого коммутатора соединен с соответствующим выходом блока управления.

о

2. Устройство по π. 1, о т л и ч а ю - <5

щ е е с я тем, что блок управления содер- жит первый, второй, третий и четвертый элементы ИЛИ-НЕ, элементы И и НЕ, выходы к которых являются соответствующими выходами блока управления, одни из входов первого и четвертого элементов ИЛИ-НЕ, входы первого элемента НЕ являются управляющими входами блока управления, один из входов второго элемента ИЛИ-НЕ соединен с входом второго элемента И и является входом блока управления, один из входов первого элемента И соединен с выходом второго элемента ИЛИНЕ, другой вход второго элемента ИЛИ-НЕ соединен с выходом второго элемента НЕ и другим входом второго элемента И, выход которого соединен с другим входом четвертого элемента ИЛИ-НЕ, другие входы первого элемента ИЛИ-НЕ и первого элемента И являются синхронизирующим входом блока управления, один из входов третьего элемента ИЛИНЕ соединен с выходом первого элемента НЕ, другой вход третьего элемента ИЛИ-НЕ является информационным входом блока управления.

5и„„ 1180975

1180975 2