SU1180984A1 - Запоминающее устройство с коррекцией ошибок - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее регистровую матрицу, входы первой группы которой соединены с выходами элементов И-ШШ первой группы, а выходы первой группы подключены к соответствующим входам формирова- тел  ошибок, вход и выход которого соединен соответственно с вторым выходом и третьим входом коммутатора , первый и второй входы которого соединены с соответствующими выходами элемента И-ШШ первой группы и регистровой матрицы, а первый и третий вьрсоды подключены к соответствующему входу регистровой матрицы и первому входу регистра ошибок второй вход которого соединен с выходом первого элемента ШШ, а первый выход и выходы первой и второй групп подключены соответственно к первым, вторым и третьим входам элементов И третьей группы, причем первые входы одних элементов И-ШШ первой группы соединены с выходами блока оперативной пам ти, входы которого подключень к выходам элементов И первой группы, первые входы других элементов И-ШШ первой группы соединены с выходами накопител , входы которого подключены к выходам элементов И второй группы, вторые входы одних элементов И-ШШ первой группы соединены с четвертым входом коммутатора и вторыми входами элементов И второй группы и подключены к входу записи устройства, вход воспроизведени  которого соединен с вторыми входами других элементов И-ИЛИ первой группы, блок мажоритарных элементов, второй элемент ШШ, счетчик, отличающеес  тем, что, с целью повышени  надежности за счет коррекции большего количества ошибок, в него введена втора  группа элементов И-ИЛИ, причем первые входы одних элементов И-ШШ второй группы соединены с выходами мажоритарных элементов блока, первый, второй и третий входы которых подключены к перг- § вому выходу и соответствующим выходам второй и третьей групп регистра ошибок, первые входы других ii элементов И-ШШ второй группы соединены с выходами элементов И третьей группы, вторые входы одних элементов И-ИЛИ второй группы соединены с первым входом второго элемента ИЛИ и  вл ю с  входами коррекции устройства, вторые входы других элементов И-ШШ второй группы соединены с вторым входом второго элемента ИЛИ и  вл ютс  входом воспроизведени  устройства, а выходы элементов И-ШШ второй группы соединены с входами первого элемента ИЛИ, входами группы регистра ошибок и входами второй группы регистровой матрицы, выходы второй группы которой подключены к первым входам элементов И первой и второй

Description

групп, выход второго элемента ИЛИ вой группы, второй выход регистра соединен с п тым входом коммутатора ошибок подключен к входу счетчии вторь(ми входами элементов.И пер- ка.

1180984

Изобретение относитс  к йьтислительной технике и может быть использовано дл  обнаружени  сбоев и исправлени  информации, поступаю щей с внешних накопителей. Целью изобретени   вл етс  повы шение надежности устройства за счет коррекции большего количества ошибок. На чертеже представлена структу на  схема устройства, . Устройство содержит первую груп пу элементов И-ШШ 1, регистровую матрицу 2, коммутатор 3, первзпо 4 и вторую 5 группу элементов И, накопитель 6, блок 7 оперативной пам ти, формирователь 8 ошибок, регистр 9 ошибок, третью группу элементов И 10, первый элемент ИЛИ 11, блок 12 мажоритарных элементов , 13, вход 14 записи , вход 15 воспроизведени , второй элемент ИЛИ 16, вторую группу элементов И-ИЛИ 17, вход 18 коррек ции. Устройство работает следующим образом. Информаци , подлежаща  записи в накопитель 6, поступает по трем каналам из блока оперативной пам ти на входы элементов И-ШШ 1 первой группы. По сигналу 14 записи третий вход коммутатора 3 подключаетс  к его первому выходу, а второй и третий выходы коммутатора 3 подсоедин ютс  внутри него к общей шине. В регистровой матрице 2 по внешним тактам (не показаны ) происходит последовательный, сдвиг информации, поступающей Hd ее вход. Формирователь 8 ошибо в каждом такте суммирует по модул два выходные сигналы регистровой матрицы 2 с выходов разр дов одной пр мой строки и двух диагональных строк. Выходные сигналы формирова тел  8 ошибок через коммутатор 3 в каждом такте поступают на вход четвертого контрольного канала регистровой матрицы 2 одновременно с информацией соответствуницей строки с соответствукщего выхода элемента И-ИЛИ 1 первой группы. Выходна  информаци  матрицы 2, содержаща  в каждой строке три информационных и один контрольный разр д через группу 4, открытую сигналом 14 записи, поступает на вход накопител  6. Таким образом, в процессе записи устройство работает как шифратор , формиру  в калздой строке контрольные разр ды. В процессе записи информации блоки 5, .9, ..., 13, 16, 17 не участвуют. При воспроизведении информации СОвхода 15 подаетс  команда воспроизведени  . В коммутаторе 3 соедин ютс  между собой одноимённые входы и выходы (первый вход с первым выходом и т.д.). Выходна  информаци  накопител  6 через элементы И-ШШ 1 первой группы и коммутатор 3 построчно параллельно-последовательным кодом поступает на вход регистровой матрицы 2, где происходит последовательный построчный сдвиг этой информации по внешним тактам. Одновременно по тактам сдвигаетс  информаци  и в регистре 9 ошибок. В формирователе 8 ошибок в каждом такте суммируютс  по модулю два выходные сигналы регистровой матрицы 2. Отклонение от четности суммы сигналов, поступающих на вход формировател  8 ошибок, воспринимаетс  как сигнал ошибки, которьй с выхода формировател  8 ошибок через коммутатор 3 поступает на вход регистра 9 ошибок и продвигаетс  к его выходу параллельно с продвижением информации .в регистровой матрице 2. В процессе воспроизведени  инфор мации происходит коррекци  ошибок, представленных в регистре 9 ошибок трем  признаками (трем  единицами в определенном сочетании в зависимости от номера сбойного канала). При этом на выходе одного элемента И 10 третьей группы соответствующег го сбойному каналу, формируетс  импульс , который через вторую группу элементов И-ИЛИ 17 поступает на два третьих входа регистра 9 ошибок и на один третий вход матрицы 2, а через элемент ИЛИ 11 - на второй вход регистра 9 опшбок, измен   состо ние соответствукицего разр да выходной строки матрицы 2 и сбра сыва  в О соответствующие разр ды регистра 9 ошибок. При этом нулевой сигнал управлени  коррекцией 1 8 запрещает прохождение выходных сигналов блока 12 мажоритарных элементов через вторую группу элементов И-ИЛИ 17.мКод с выхода регис ровой матрицы 2 через открытую группу элементов И 5 переписываетс  в блок 7 оперативной пам ти. В процессе воспроизведени  не корректируютс  ошибки, представленные двум  признаками. Наличие таких ошибок и их количество фиксируетс  в счетчике 13. Дл  исправлени  ошибок, представ ленных двум  признаками, информаци  с блока 7 через элементы И-ШШ 1 первой группы и коммутатор 3 вновь подаетс  на входы матрицы 2. На управл ющие входы коммутатора 3 и накопител  6 через элемент 16 и на управл ющий вход элементов И-ИЛИ 17 второй группы с входа 18 подаетс  команда коррекции. Блоки 1, 2, 3, 5, 7, 8, 9, 11, 13 работают так же, как и в режиме воспроизведени  . Выходна  информаци  с элементов И 10 третьей группы не про-;ходит через элементы И-ИГШ 17 второй группы, закрытые нулевым сигналом команды воспроизведени . Наличие двух признаков ошибок в регистре 9 ошибок в определенном сочетании в зависимости от номера сбойного канала фиксируетс  одним из мажоритарных элементов блока 12, выходной импульс которого проходит через элементы И-ИЛИ 1.7 второй группы и измен ет состо ние соответствующего разр да выходной строки матрицы 2 и сбрасьта  в О соответствующие разр ды регистра 9 ошибок. Выходна  информаци  регистровой матрицы 2 через элементы И 5 второй группы записываетс  в блок 7 оперативной пам ти. Количество оставшихс  нескорректированных ошибок фиксируетс  в счетчике 13. При необходимости цикл коррекции повтор етс  до тех пор, пока в счетчике 13 не будет нулевой код или количество фиксируемых О1ш1бок не будет посто нным, что свидетельствует О наличии некорректируемых ошибок.. Таким образом, введение второй руппы элементов И-ИПИ с соответствующими св з ми и введение fioBbK св зей между элементами известного устройстба позвол ет повысить оличество устран емых ошибок.

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее регистровую матрицу, входы первой группы которой соединены с выходами элементов И-ИЛИ первой группы, а выходы первой группы подключены к соответствующим входам формирова- теля ошибок, вход и выход которого соединен соответственно с вторым выходом и третьим входом коммутатора, первый и второй входы которого соединены с соответствующими выходами элемента И-ИЛИ первой группы и регистровой матрицы, а первый и третий выходы подключены к соответствующему входу регистровой матрицы и первому входу регистра ошибокj второй вход которого соединен с выходом первого элемента ИЛИ, а первый выход и выходы первой и второй групп подключены соответственно к первым, вторым и третьим входам элементов И третьей группы, причем первые входы одних элементов И-ИЛИ первой группы соединены с выходами блока оперативной памяти, входы которого подключены к выходам элементов И первой группы, | первые входы других элементов И-ИЛИ первой группы соединены с выходами накопителя, входы которого подключены к выхо дам элементов И второй группы, вторые входы одних элементов И-ИЛИ первой группы соединены с четвертым входом коммутатора и вторыми входами элементов И второй группы и подключены к входу записи устройства, вход воспроизведения которого сое динен с вторыми входами других элементов И-ИЛИ первой группы, блок мажоритарных элементов, второй элемент ИЛИ, счетчик, отличающееся тем, что, с целью повышения надежности за счет коррекции большего количества ошибок, в него введена вторая группа элементов И-ИЛИ, причем первые входы одних элементов И-ИЛИ второй группы соединены с выходами мажоритарных элементов блока, первый, второй и третий входы которых подключены к пер»· * вому выходу и соответствующим выходам второй и третьей групп регист-> ра ошибок, первые входы других элементов И-ИЛИ второй группы соединены с выходами элементов И третьей группы, вторые входы одних элементов И-ИЛИ второй группы сое- динены с первым входом второго элемента ИЛИ и (являются входами коррекции устройства, вторые входы других элементов И-ИЛИ второй группы соединены с вторым входом второго элемента ИЛИ и являются входом воспроизведения устройства, а выходы элементов И-ИЛИ второй группы соединены с входами первого элемента ИЛИ, входами группы регистра ошибок и входами второй группы регистровой матрицы, выходы второй группы которой подключены к первым входам элементов И первой и второй >

   групп, выход второго элемента ИЛИ соединен с пятым входом коммутатора и вторыми входами элементов И первой группы, второй выход регистра ошибок подключен к входу счетчика.