SU1184009A1

SU1184009A1 - Запоминающее устройство

Info

Publication number: SU1184009A1
Application number: SU843747521A
Authority: SU
Inventors: Александр Александрович Блудов; Павел Михайлович Прохоров; Виктор Георгиевич Тарарыков
Original assignee: Войсковая часть 31303
Priority date: 1984-04-04
Filing date: 1984-04-04
Publication date: 1985-10-07

Abstract

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее регистр адреса слова, входы которого вл ютс адресными входами первой группы устройства, а выходы соединены с входами сумматора, регистр адреса начального бита, входы которого вл ютс адресными входами второй группы устройства, а выходы подключены к входам управлени блока сдвига, информационные входы которого соединены с выходами соответствующих блоков пам ти, а выходы подключены к регистру строки, выходы которого вл ютс информационными выходами устройства, отличающеес тем, что, с целью повышени быстродействи устройства, в него введены шифратор и блок коммутации адреса, входы первой группы которого соединены с выходами регистра адреса слова, входы второй группы Подключены к выходам сумматора, входы третьей группы соединены с выходами шифратора, а выходы подключены к (Л входам соответствующих блоков пам ти,, входы шифратора соединены с выходами регистра адреса начального бита.

Description

с {

i;/

ipui.f . 2. Устройство по п. 1, о т л ич а КЗ щ е е с тем, что шифратор содержит цешифратор и группу элементов ИЛИ, причем входы дешифратора вл ютс входами шифратора, первы выход дешифратора вл етс первым вы ходом шифратора и соединен с первым входом первого элемента ИЛИ группы, вторые входы элементов ИЛИ группы подключены к соответствующим выходам дешифратора, а выходы элементов ИЛИ вл ютс соответствующими выходами шиф ратора иподключены к первым входам соотве-гствую1цих элементов ИЛИ группы-. Изобретение относитс к цифровой вычислительной технике и может быть использовано при построении систем обработки информации. Целью изобретени вл етс повышение быстродействи устройства. На фиг. 1 представлена структурна схема запоминающего устройства; на фиг. 2 - схема шифратора; на фиг. 3 - схема блока коммутации адреса . Запоминающее устройство (фиг. 1) содержит регистр 1 адреса слова,, регистр 2 адреса начального бита., сумматор 3, блоки 4 пам ти, блок 5 сдви га, регистр 6 строки, шифратор 7, блок 8 коммутации адреса, адресные входы первой 9 и второй 10 групп, информационные выходы 11. Шифратор 7 (фиг. 2) содержит дешифратор 12 и группу элементов ИЛИ 1 Блок 8 коммутации адреса (фиг. 3) .содержит матрицу мультиплексоров 14, реализованных на инверторах 15, элементах И 16 и элементах ИЛИ 17. Устройство работает следующим обра з о ь . С R-разр дного регистра 1 адреса слова (, где m - емкость блоков пам ти) код адреса i поступает одновременно на сумматор 3 и блок 8 коммутации адреса. Сумматор 3 добавл ют к коду адреса слова единицу в младшем разр де, получа тем самым на в 1ходе адрес i-f-1. С выхода регист ра 2 адреса начального бита на вход 3. Устройство по п. 1, отличающеес тем, что блок коммутации адреса содержит матрицу мультиплексоров , причем соответствуюпще информационные входы мультиплексоров объединены в каждом столбце матрицы и вл ютс соответственно входами первой и второй групп блока, входы управлени мультиплексоров объединены в каждой строке матрицы и вл ютс входами третьей группы блока, а выходы мультиплексоров вл ютс выходами блока. шифратора 7 поступает г -разр дный код адреса начального бита (.n, где п - длина битовой строки). На информационные входы блока 8 коммутации адреса поступают адреса: i - с выхода регистра 1 адреса слова и i+1 - с выхода сумматора 3. На управл ющие входы блока 8 коммутации адреса поступает код от шифратора 7. Блок 8 коммутации адреса пропускает адреса с регистра 1 адреса слова или сумматора 3 в зависимости от выходного кода шифратора 7. Выходной п-разр дный код шифратора 7 содержит столько подр д идущих нулей, какое число записано в регистре адреса начального бита 2. Таким образом, адреса битов строки формируютс в блоке 8 коммутации адреса независимо дл каждого блока 4 пам ти. С выходов одноразр дных блоков 4 пам ти строка битов поступает на информационные входы блока 5 сдвига. На управл ющие входы блока 5 сдвига поступает параметр сдвига } с выходов регистра адреса начального бита 2. Блок 5 сдвига осуществл ет циклический сдвиг строки битов влево на число разр дов, соответствующих адресу начального бита, С выхода блока 5 сдвига последовательность битов поступает на входы регистра 6 строки. На этом работа устройства заканчиваетс . Таким образом, по сравнению с известным устройством предлагаемое устройство позвол ет увеличить быстродействие не менее,чем вдва раза.

II

. . .W

Фиг. 2

Claims

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее регистр адреса слова, входы которого являются адресными входами первой группы устройства, а выходы соединены с входами сумматора, регистр адреса начального бита, входы которого являются адресными входами второй группы устройства, а вы- ходы подключены к входам управления блока сдвига, информационные входы которого соединены с выходами соответствующих блоков памяти, а выходы подключены к регистру строки, выходы которого являются информационными выходами устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены шифратор и блок коммутации адреса, входы первой группы которого соединены с выходами регистра адреса слова, входы второй группы Подключены к выходам сумматора, входы третьей группы соединены с выходами шифратора, а выходы подключены к входам соответствующих блоков памяти,, входы шифратора соединены с выходами ' регистра' адреса начального бита.

С2 S

2. Устройство по π. 1, о т л ичающееся тем, что шифратор содержит дешифратор и группу элементов ИЛИ, причем входы дешифратора являются входами шифратора, первый выход дешифратора является первым выходом шифратора и соединен с первым входом первого элемента ИЛИ группы, вторые входы элементов ИЛИ группы подключены к соответствующим выходам дешифратора, а выходы элементов ИЛИ являются соответствующими выходами шифратора иподключены к первым входам соответствующих элементов ИЛИ группы·.

3. Устройство по π. 1, отличающееся тем, что блок коммутации адреса содержит матрицу мультиплексоров, причем соответствующие информационные входы мультиплексоров объединены в каждом столбце матрицы и являются соответственно входами первой и второй групп блока, входы управления мультиплексоров объединены в каждой строке матрицы и являются входами третьей группы блока, а выходы мультиплексоров являются выходами блока.