SU1314344A1 - Устройство дл контрол цифровых блоков - Google Patents

Abstract

Изобретение отиоситс  к области автоматики и вычислительной техники и м. б. использовано дл  контрол  цифровых узлов и блоков. Цель изобретени  - расширение функциональных возможностей за счет обеспечени  контрол  цифровых блоков с им- пульсно-потенциальными входными воздействи ми . Устройство содержит генератор тестов , два коммутатора, блок сравнени , два блока пам ти, буферный регистр, блок -управлени , группу регистров сдвига, блок заданий условий перехода к следующему микротесту. В зависимости от типа контролируемого цифрового блока генератор тестов вводит в два блока пам ти коды об импульсных и потенциальных воздействи х. В регистрах сдвига происходит непосредственное временное формирование импульсных воздействий . Отклик сравниваетс  с эталоном, хран щие в блоке, где записываютс  потенциальные воздействи . 1 з. п. ф-лы, 4 ил. S СО ОО 4 4

Description

1314344

12

Изобретение относитс  к электроннойит из следующих команд: «Начало провычислительной технике и может быть ис-верки, «Загрузка, «Тестирование, «Оппользовано в аппаратуре автоматизирован-рос состо ни . Таким образом, от наконого контрол  и диагностировани  цифро-пител  1 и блока 4 управлени  перевых узлов.г даетс  информаци  двух видов: управл юЦель изобретени  - расширение функ-щие данные (команды) и собственно данциональных возможностей за счет обеспе-ные (элементарные тесты). Управл ющие

чени  возможности контрол  цифровыхданные (команды), поступающие из накоблоков с импульсно-потенциальными вход-пител  1, инициируют определенные дейстными воздействи ми.ви  устройства, а управл ющие данные

На фиг. 1 показана схема предлагае- (слово состо ни ).устройства содержат инмого устройства; на фиг. 2 - блок уп-формацию о его готовности к определенравлени ; на фиг. 3 - блок задани ным действи м.

условий перехода к следующему микро-Необходима  дл  контрол  некоторого

тесту; на фиг. 4 - схема включени блока программа вызываетс  по коду ногруппы регистров сдвига. мера программы из накопител  1 и ввоУстройство (фиг. 1) содержит генератордитс  через блок 2 ввода в соответтестов , построенный на накопителе 1 ин-ствующие блоки устройства. Процессом

формации и блоке 2 ввода, буферный ре-ввода программы управл ет блок 4 управгистр 3, блок 4 управлени , блок 5 ин-лени  непосредственно.

дикации, коммутатор 6, блоки 7 и 8 па-По команде «Начало проверки блок 4 М ти; коммутатор 9, блок 10 сравнени ,20 управлени  устанавливаетс  в исходное сос- группу регистров 11 сдвига, контролируемыйто ние, требуемое дл  контрол . В ре- цифровой блок 12.гистр 3 занос тс  коды установки комму- Блок управлени  (фиг. 2) содержит де-таторов. По команде «Загрузка элементар- шифратор 13, элементы И 14-19, эле-ные тесты записываютс  в блоки 7 и 8 менты ИЛИ 20-22, триггеры 23-25, пам ти. По команде «Тестирование блок 4 счетчик 26 адреса, счетчик 27 длительное-управлени  выбирает из пам ти первый ти тестового набора,формирователи 28 и 29элементарный тест. Из блока 7 пам ти вы- адиночного импульса, генератор 30 импулЕ са,бираетс  часть воздействи , содержаща  блок 31 задани  условий перехода кпотенциальные сигналы, котора  через следующему микротесту, входы 32-35 блокакоммутаторы 6 и 9 подаетс  на входы бло- управлени , выходы 36-43 блока управ-- Q ка 12 эталон, который поступает в блок 10 лени .сравнени , служебна  информаци , котора  Блок задани  условий перехода к еле-используетс  блоком 4 управлени  дл  реа- дующему микротесту (фиг. 3) содержитлизации конкретного алгоритма элементар- блок 44 хранени  кодов условий переходаной проверки. Из блока 8 пам ти выби- к следующему микротесту, регистр 45,раютс  коды импульсных сигналов воз- регистр 46 сдвига, мультиплексоры 47-49, действи . Они подаютс  в сдвиговые адресные входы 50 блока, вход 51 сдвига,регистры, которые по сигналу блока 4 уп- вход 52 синхронизации, выходы 53-55равлени  формируют импульсные сигналы блока.воздействи , поступающие на блок 12 че- Группа регистров сдвига (фиг. 4) содер-рез коммутаторы 6 и 9. Разделение жит регистры 56 сдвига, информационныеэлементарного теста обеспечиваетс  тем, что входы 57, вход 58 синхронизации, вход 5940 блок 7 пам ти разделен на зоны этало- сдвига, последовательные 60 и параллель-нов, воздействий и служебной информации, ные выходы 61 регистров сдвига группы.Реакци  блок 12 проходит через коммута- Устройство работает следующим обра.зом.тор 9 в блок 10 сравнени  и по сигналу Программы контрол  всех логическихблока 4 управлени  фиксируетс  в нем и блоков, которые могут быть проконтроли-дс сравниваетс  с эталоном. В случае несов- рованы с использованием предлагаемого уст-падени  блок 10 сравнени  вырабатывает ройства, хран тс  в накопителе 1 и име-сигнал ощибки, передает его в блок 4 уп- ют следующую структуру: код объекта кон-равлени , который измен ет слово состо ни , трол  (номера программы), коды установкиразрешает передачу реакции в блок 5 ин- коммутаторов, элементарные тесты. Элемен-дикации и приостанавливает работу уст- тарные тесты реализуют элементарные про-jO РОЙства.

верки и представл ют собой наборы эта-В случае совпадени  эталона с реаклонов и воздействий, сопровождаемых слу-цией блок 4 управлени  выбирает из

жебной информацией. Сигналы в воздейст-пам ти следующий элементарный тест и т. д.

ВИИ дел тс  на потенциальные и импульс-Когда выполните последний тестовый набор,

ные. Потенциальные сигналы в течениеблок 4 управлени  измен ет слово состо элементарной проверки посто нны, а им-55 ни  и останавливает работу устройства. Еспульсные - измен ютс .ли тестирование закончено, и нет сигнала

Программа, реализующа  алгоритм про-ошибки, то происходит занесение нового

верки, хранитс  в накопителе 1 и состо-массива тестовой информации в блоки пам ти , либо проверка данного объекта контрол  заканчиваетс . При наличии сигнала ошибки тестирование заканчиваетс . Блок 4 управлени  работает следующим образом. Команды 33 из блока 2 ввода декодируютс  дешифратором 13. Командой «Начало проверки обнул етс  счетчик 26 адреса и триггеры 23-25. Триггер 24 разрешает прохождение синхросигналов задаюш.его генератора 30 через элемент И 16 на счетчики 26 и 27 и элемент И 17. Прохождение синхросигналов через элемент И 17 запрещено триггером 23. Сигнал 36 записи в регистр 3 формируетс  элементом И 14 из сигнала 32 сопровождени  данных из бло10

станет равным нулю, сбрасываетс  триггер 23, который запирает элемент И 17 и выдает сигнал о конце тестировани .

Claims (2)

1. Формула изобретени 

   I. Устройство дл  контрол  цифровых блоков, содержащее генератор тестов, первый и второй коммутаторы, блок сравнени , первый блок пам ти, буферный регистр и блок управлени , содержащий счетчик адреса, дешифратор, генератор импульсов, п ть элементов И, два элемента ИЛИ, причем разр дные выходы счетчика адреса соединены с адресными входами первого

   ка 2 ввода. Триггер 25 разрешает запись 5 блока пам ти, перва  группа выходов пер- в группу регистров сдвига сигналом 41. По команде «Загрузка сигналом 32 сопровождени  данных через элемент И 15 запускаетс  формирователь 28 одиночного импульса, который формирует сигнал 37 завого коммутатора  вл етс  группой выходов устройства дл  подключени  к группе входов контролируемого цифрового блока, перва  группа информационных входов первого коммутатора  вл етс  группой в.хописи в блоки 7 и 8 пам ти. Запись произ- 20 доз устройства дл  подключени  к груп- водитс  по адресу, получаемому на выходепе выходов контролируемого цифрового бло38 . Этим же сигналом содержимое счет-ка, отличающеес  тем, что, с целью расчика 26 адреса увеличиваетс  на единицу.ширени  функциональных возможностей.

   Командой «Тестирование запускаетс  фор-за счет обеспечени  возможности контрол 

   мирователь 29 одиночного импульса. Своим 25 цифровых блоков с импульсно-потенциальными входными воздействи ми, устройство дополнительно содержит второй блок пам ти, группу регистров сдвига, блок индикации, а блок управлени  содержит три триггера.

   сигналом он взводит блок 31, записывает код длительности выполнени  микрокоманды в счетчике 27 и устанавливает триггер 23, который разрешает прохождение синхросигналов через элемент И 17. Подаваемый

   два формировател  одиночного импульса.

   на блок 31 адрес микрокоманды и код ЗО счетчик длительности тестового набора.

   шестой элемент И, третий элемент ИЛИ и блок задани  условий перехода к следующему микротесту, причем группа выходов признака адреса вектора тестового набора генератора тестов соединена с группой

   длительности выполнени  микрокоманды представл ют собой служебную информацию поступающую из блока 7 пам ти на вход 35. В соответствии с выбранной микрокомандой блок 31 вырабатывает определенную

   последовательность сигналов, реализующих 35 информационных входов буферного регистра.

   процесс тестировани , устанавливает триггер 25, который разрешает сдвиг 41 в регистрах по сигналу 43 с выхода задающего генератора, устанавливает счетчик 27 в режиме вычитани  и запрещает

   группа выходов признака тестового слова, генератора тестов соединена с группами информационных входов первого и второго блоков пам ти, группа выходов признака кода тестового набора генератора тестов

   прохождение синхросигналов через элемент40 соединена с группой информационных входов

   И 17. Когда содержимое счетчика 27дешифратора, перва  и втора  группы выстанет равно нулю, триггер 25 сбрасываетс ,ходов буферного регистра соединены с групсдвиг 41 в регистре 11 развертки прекра-па.ми управл ющих входов первого и второго

   щаетс , а блок 31 продолжает вырабакоммутаторов соответственно, группа выхотывать временную последовательность. Сиг- дов второго коммутатора соединена с второй

   налом с выхода 42 блока 31 опрашиваетс  блок 10 сравнени . В случае несравнени  сигнал ошибки из блока 10 сравнени  приходит на вход 34 и устанавливает триггер 24, который запирает элемент И 16 и выдает сигнал ошибки 40, поступающий в блок 5 индикации. В случае сравнени  эталона и реакции триггер 24 сохран ет нулевое состо ние, блок 31 вырабатывает сигнал, который у.меньщает содержимое счетчика 26 адреса на единицу и через

   группой информационных входов первого коммутатора, втора  группа выходов которого соединена с первой группой информационных входов блока сравнени , втора  группа информационных входов которого IJQ соединена с первой группой выходов первого блока пам ти, втора  группа выходов которого соединена с первой группой ин- формационны.х входов второго коммутатора, втора  группа информационных входов которого соединена с группой последовательэлемент ИЛИ 22 заносит код длительности55 ных и параллельных выходов регистров

   следующей микрокоманды в счетчик 27 исдвига группы, информационные входы

   взводит блок 31. Далее работа схемы нов-которых соединены с выходами второго блотор етс . Когда содержимое счетчика адресака пам ти, выход «Неравно блока сравне0

   станет равным нулю, сбрасываетс  триггер 23, который запирает элемент И 17 и выдает сигнал о конце тестировани .

   Формула изобретени 

   I. Устройство дл  контрол  цифровых блоков, содержащее генератор тестов, первый и второй коммутаторы, блок сравнени , первый блок пам ти, буферный регистр и блок управлени , содержащий счетчик адреса, дешифратор, генератор импульсов, п ть элементов И, два элемента ИЛИ, причем разр дные выходы счетчика адреса соединены с адресными входами первого

   5 блока пам ти, перва  группа выходов пер-

   блока пам ти, перва  группа выходов пер-

   вого коммутатора  вл етс  группой выходов устройства дл  подключени  к группе входов контролируемого цифрового блока, перва  группа информационных входов первого коммутатора  вл етс  группой в.ходоз устройства дл  подключени  к груп- пе выходов контролируемого цифрового блодва формировател  одиночного импульса.

   счетчик длительности тестового набора.

   счетчик длительности тестового набора.

   шестой элемент И, третий элемент ИЛИ и блок задани  условий перехода к следующему микротесту, причем группа выходов признака адреса вектора тестового набора генератора тестов соединена с группой

   группа выходов признака тестового слова, генератора тестов соединена с группами информационных входов первого и второго блоков пам ти, группа выходов признака кода тестового набора генератора тестов

   соединена с группой информационных входов

   коммутаторов соответственно, группа выходов второго коммутатора соединена с второй

   группой информационных входов первого коммутатора, втора  группа выходов которого соединена с первой группой информационных входов блока сравнени , втора  группа информационных входов которого соединена с первой группой выходов первого блока пам ти, втора  группа выходов которого соединена с первой группой ин- формационны.х входов второго коммутатора, втора  группа информационных входов коорого соединена с группой последовательных и параллельных выходов регистров

   НИИ соединен с информационным входом блока индикации, выход признака синхронизации генератора тестов соединен с первыми входами первого и второго элементов И, выход второго элемента И соединен с входом записи буферного регистра, выход третьего элемента И соединен с входом блокировки генератора тестов, выход четвертого элемента И соединен с синхро- входом счетчика адреса, с входами синхронизации регистров сдвига группы, с первым входом п того элемента И, с синхро- входом счетчика длительности тестового набора , и с синхровходами первого и второго формирователей одиночного импульса, пр мой выход первого триггера соединен с входами сдвига регистров сдвига группы и с вычитающим входом счетчика длительности тестового набора, разр дные выходы счетчика адреса соединены с адресными входами второго блока пам ти, вход запись/считывани  которого соединен с выходом первого формировател  одиночного импульса, с входом запись/счить вание первого блока пам ти и с суммирующим входом счетчика адреса, треть  группа выходов первого блока пам ти соединена с группой информационных входов счетчика длительности тестового набора, выход переноса которого соединен с первым входом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с входом сброса второго триггера, инверсный выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с первьЕм выходом де- щифратора и первым входом щестого элемента И, выход которого соединен с входом разрешени  блока индикации, вход синхронизации блока сравнени  соединен с первым выходом блока заданий перехода к следуюц ему микротесту, выход «Равно блока сравнени  соединен с единичным входом третьего триггера, инверсный выход которого соединен с первьЕм входом четвертого элемента И, второй вход которого соединен с выходом генератора импульсов, второй выход дещифратора соединен с вторым входом второго элемента И, с входом сброса счетчика адреса, с входом сброса третьего триггера, с вторым входом первого элемента ИЛИ, с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом переноса счетчика адреса, выход первого элемента ИЛИ соединен с входом сброса первого триггера, инверсный выход которого соединен с вторым входом п того элемента И, выход которого соединен с входом синхронизации блока задани  условий перехода к следующему микротесту, группа входов задани  начальных условий которого соединена с четвертой группой выходов первого блока пам ти, выход третьего элемента ИЛИ соединен с входом задани  логического услови  блока заданий условий перехода к следующему микротесту и с входом разрещени  счетчика длительности тестового набора, второй выход блока задани  условий перехода к следующему микротесту соединен с единичным входом первого триггера, третий выход блока задани  условий перехода к следующему микротесту соединен с первым входом третьего элемента ИЛИ, с вычитающим входом счетчи{са адреса, выход второго формировател  одиночного импульса соединен с вторым входом третьего элемента ИЛИ, и с единичным входом второго триггера, пр мой выход которого соединен с третьим входом

   п того элемента И, третий выход дешифратора соединен с входом разрещени  второго формировател  одиночного импульса, четвертый выход дещифратора соединен с вторым входом первого элемента И, выход которого соединен с входом разрещени  первого

   формировател  одиночного импульса, пр мой выход третьего триггера соединен с вторым входом п того элемента И.
2. 2. Устройство по п. 1, отличающеес  тем, что блок задани  условий перехода

   к следующему микротесту содержит блок хранени  кодов условий перехода к следующему микротесту, регистр, регистр сдвига, и три мультиплексора, причем синхровход блока соединен с синхровходом регистра сдвига, выходы которого соединены с информационными входами первого, второго и третьего мультиплексоров, выходы которых соединены с первым, вторым и третьим выходами блока соответственно, перва , втора  и треть  группы выходов регистра

   соединены с адресными входами первого, второго и третьего мультиплексоров соответственно , информационные входы регистра соединены с выходами блока хранени  кодов условий перехода к следующему микротесту , группа адресных входов которого сое

   динена с группой входов задани  начальных условий блока, вход задани  логического услови  которого соединен с входом разрещени  регистра и входом сдвига регистра сдвига, информационный вход которого подключен к шине положительного по- тенциала блока.

   сри. 3

   От 8 57