SU1318921A1 - Преобразователь отношени напр жений во временной интервал - Google Patents

Abstract

Изобретение относитс  к радиотехнике и может быть использовано в измерител х коэффициента сто чей волны в СВЧ-технике. Цель изобретени  - расширение функциональных возможностей преобразовател . Дл  этого в него введены переключатели 13, 14, резистор 15, компаратор 16. Преобразователь также содержит источники I и 2 сигнала, источник 3 опорного напр жени , интегратор 4, состо щий из интегрирующей емкости 5 и усилител  6, компаратор 7, логическую схему 8, ключ 9, входы 10, 19 логической схемы и ее выходы 11, 12, 17, 18, 20 - 25. Цель достигаетс  за счет измерени  следующих параметров входного сигнала в течение одного цикла измерени : отношени  напр жений, величины , обратной второму входному сигналу , посто нной времени измерительной цепи, логарифма отношени  входных напр жений , логарифма каждого вход- . ного напр жени . 1 з.и. ф-лы, 3 ил. I (Л I2i Z/izzi 236 2«i 4 i г Г t. 5 s выходы устройства Фи&1

Description

10

f5

20

t1318921

Изобретение относитс  к области радиотехники и может быть использовано в измерител х коэффициента сто  - чей волны в СВЧ-технике, а также схемах спектрометров и спектрофотометров .

Целью изобретени   вл етс  расширение функциональных возможностей за счет одновременного измерени  отношени  напр жений, величины, обратной одному из напр жений, логарифма отношени  напр жений, посто нной времени измерительной цепи и логарифмов каждого из входных напр жений. На фиг.1 приведена структурна  схема устройства; на фиг.2 - вариант реализации логической схемы; на фиг.З - временна  диаграмма работы устройства (Т J моменты времени срабатывани  компараторов. Т,, - момент времени по влени  синхроимпульса ) .

Устройство содержит первый 1 и второй 2 источники , источник 3 опорного напр жени , интегратор 4, состо щий из интегрирующей емкости 5 и усилител  6, выход которого соединен с первым выводом интегрирующей емкости 5, подключенной вторым выводом к его входу, первый компаратор 7, логическую схему 8 и ключ 9, причем выход интегратора 4 соединен с пер- вым входом первого компаратора 7, второй вход которого подключен к вто- j рому 2 источнику сигнала, а его выход подключен к первому 10 входу логической схемы 8, первый 11 выход которой подключен к управл ющему входу ключа 9,. а второй выход  вл етс  первым J2 выходом устройства. Устройство содержит также первый 13 и второй 14 переключатели, резистор 15, второй компаратор 16, причем первый вход первого переключател  13 подключен к

40

в в в

х

30

25 т м ч пр ин св и пе то ед пе ры вт ко ты 45 ро эл со ЗИ ра 50 вы во со до то

клемме минус первого 1 источника сигнала, клеммой плюс подключенного к первому входу второго переключател  14, второй вход которого подключен к выходу интегратора 4, первому входу второго компаратора 16 и входу ключа 9, выход которого соединен с входом интегратора 4 и через резистор 15 с выходом второго переключател  14, управл ющий вход которо- 55 третьего элемента ЗИ 39, R-вход втого соединен с третьим 17 выходом логической схемы 8, четвертый 18 выход которой соединен с управл ющим входом первого переключател  13, второй

рого триггера 27 соединен с выходом элемента 2И-НЕ 30; п тый выход 21 соединен с пр мым выходом третьего триггера 28, второй выход 12 - с вы

вход которого соединен с источником 3 опорного напр жени , а выход - с вторым входом второго компаратора 16, выход которого подключен к второму

19входу логической схемы 8, третий

20вход которой соединен с шиной синхронизации , а с п того по дев тый 21-25 выходы ее  вл ютс  выходами устройства .

5

0

0

0

Логическа  схема 8 состоит из первого 26, второго 27, третьего 28 И четвертого 29 триггеров, элемента 2И-НЕ 30, элемента 2И 31, линии 32 задержки, первого 33, второго 34 и третьего 35 инверторов, элемента ЗИ-НЕ 36 и первого 37, второго 38 и третьего 39 элементов ЗИ, причем третий вход 20 соединен с S-входами второго 27, третьего 28 и четвертого 29 триггеров, второй вход 19 соединен с входом первого инвертора 33, выход которого соединен с вторым вхо-- дом элемента ЗИ-НЕ 36 и R-входом 5 третьего триггера 28, G-входом первого триггера 26 и первым входом элемента 2И-НЕ 30, второй вход которрго, через линию 32 задержки соединен с пр мым выходом первого триггера 2Ь, инверсный выход которого соединен со своим D-входом, четвертым выходом 18 и вторым входом второго элемента ЗИ 38, первый вход которого соединен с первым входом первого 37 и третьего 39 элементов ЗИ, первым выходом 11 (на ключ 9) и пр мьи выходом четвертого 29 триггера, R-вход которого соединен с выходом элемента ЗИ-НЕ 36, первьш вход которого соединен с вторыми входами первого 37 и третьего 39 элементов ЗИ и инверсным выходом второго триггера 27, пр мой выход которого соединен с третьим 17 и шестым 22 выходами, третьим входом вто- 5 рого 38 элемента ЗИ и первым входом элемента 2И 31, второй вход которого соединен с третьим входом элемента ЗИ-НЕ 36 и выходом второго инвертора 34, вход которого соединен с пер- 0 вым входом 10 и третьим входом первого элемента ЗИ 37, выход которого соединен с седьмым выходом 23 и входом третьего инвертора 35, выход которого соединен с третьим входом

рого триггера 27 соединен с выходом элемента 2И-НЕ 30; п тый выход 21 соединен с пр мым выходом третьего триггера 28, второй выход 12 - с выХОДОЦ элемента 2И 3), восьмой выход 24 - с выходом второго элемента ЗИ 38 и дев тый выход 25 - с выходом третьего элемента ЗИ 39.

Устройство работает следующим об- разом.

В исходном -состо нии до по влени  синхроимпульса через переключатель 14 резистор 15 подключаетс  к выходу интегратора 4, через ключ 9 объеди- н ютс  вход и выход интегратора 4, а через переключатель 13 источник 3 опорного напр жени  подключен к второму входу компаратора 16.

С момента по влени  синхроимпульс ( момент Тд) ключ 9 размыкаетс , а через переключатель 14 источник 1 сигнала (+и) подключаетс  к резистору 15. Начинаетс  процесс линейного нарастани  выходного.напр жени  интег- ратора 4 (U) и при сравнении его с напр жением источника 3 опорного напр жени  (момент Т) на выходе 12 логической схемы 8 формируетс  сигнал , длительность которого равна

At, (КСи,„) Iгде и

оп

Ui

величина опорного напр жени  источника 3;

R - величина сопротивлени  ре- зистора 15;

С - величина интегрирующей емкости 5.

В момент времени Т. срабатывает компаратор 16 и через инвертор 33 возвращает триггер 28 в исходное состо ние , а на пр мом выходе его получаем сигнал у длительность которого пропорциональна величине, обратной первому сигналу. Лини  32 задержки не дает возможности изменени  состо ни  триггера 27 в момент переходного процесса, так как триггер 26 мен ет свое состо ние, переключатель 13 под ключает вход компаратора 16 к обратной пол рности источника 1 и он возвращаетс  в исходное состо ние.

В момент времени Т происходит сравнение выходного сигнала интегра- тора с напр жением (Uj) gToporo источника 2. Компаратор 7 вырабатывает сигнал и на выходе злемента 31 формируетс  сигнал, длительность которого равна

At (RC) J{- - 1

В момент времени Т,произойдет сравнение выходного сигнала интегра- тора 4 с напр жением первого источника 1. Этот момент фиксирует компаратор 16, который своим сигналом возвращает триггер 27 в исходное состо ние , мен ет состо ние триггера 26 и запрещает прохождение сигнала на выход 22, при этом на выходе 22 формируетс  сигнал с длительностью At RC.

Через переключатель 13 выход интегратора 4 через резистор 15 подключаетс  к своему входу. Начинаетс  процесс экспоненциального разр да емкости 5.

В момент времени Т произойдет сравнение выходного сигнала интегратора 4 с напр жением второго 2 источника сигнала. Этот момент фиксируетс  компаратором 7, а на выходе элемента 37 формируетс  сигнал, длительность которого равна

dt -RCb (U /и,).

В момент Tj через переключатель 13 к входу компаратора 16 подключаетс  источник 3 опорного напр жени , в момент TJ произойдет сравнение выходного напр жени  интегратора 4 с напр жением источника 3 опорного напр жени . Этот момент фиксирует компаратор 16 и возвращает устройство в исходное состо ние, запреща  прохождение сигналов на выходы 24 и 25.

На выходе 24 формируетс  сигнал длительностью

4tj RCEn (1/и,„ )- и,, на выходе 25

utf, RCVn (l/Uon .

Устройство вернулось в исходное состо ние и готово к следующему циклу измерени .

Claims (2)

1. Преобразователь отношени  напр жений во временной интервал, содержащий первый и второй источники сигнала, источник опорного напр жени , интегратор, состо щий из интегрирующей емкости и усилител , выход которого соединен с одним из выводов интегрирующей емкости, подключенной вторым выводом к его входу, первый компаратор, логическую схему и ключ, причем выход интегратора соединен с первым входом первого компаратора, второй вход которого подключен к второму источнику сигнала, а выход соединен с первым входом логической схе513

мы, первый выход которой подключен к управл ющему входу ключа, а второй выход  вл етс  первым выходом преобразовател , отличающийс  тем, что, с целью расширени  функциональных возможностей за счет одновременного измерени  отношени  напр жений , величины, обратной одному из напр жений , логарифма отношени  напр жений , посто нной времени измерительной цепи и логарифмов обоих входных напр жений, в него введены первый и второй переключатели, резистор, второй компаратор, причем первый вход iepBoro переключател  подключен к клемме минус первого источника сиг- нала,подключенного клеммой плюс к первому входу второго переключател , второй вход которого подключен к выходу , интегратора, первому входу второго компаратора и входу ключа, выход которого соединен с входом интегратора и через резистор с выходом второго переключател , управл ющий вход которого соединен с третьим выходом логической схемы, четвертый выход которой соединен с управл ющим входом первого переключател , второй вход которого соединен с источником опорного напр жени , а выход - с вторым входом второго компаратора, выход которого подключен к второму входу логической схемы, третий вход которой соединен с шиной синхронизации, а с п того по дев тый выходы ее  вл  ютс  с второго по шестой выходами преобразовател  соответственно.

2. Преобразователь по п.1, о т - личагощийс  тем, что логическа  схема состоит из первого, второго , третьего и четвертого триггеров элемента 2И-НЕ, элемента 2И, линии задержки, первого, второго и третьего инверторов, элемента ЗИ-НЕ и первого , второго и третьего элементов

16

ЗИ, причем третий вход логической схемы соединен с S-входами второго, третьего и четвертого триггеров, второй вход соединен с входом первого

инвертора, выход которого соединен с вторым входом элемента ЗИ-НЕ и R-BXO- дом третьего триггера, С-входом первого триггера и первым входом элемента 2И-НЕ, второй вход которого

через линию задержки соединен с пр мым выходом первого триггера, инверсный выход которого соединен со своим D-входом, четвертым выходом логической схемы и вторым входом второго

элемента ЗИ, первый вход которого соединен с первыми входами первого и третьего элементов ЗИ, первым выходом логической схемы и пр мым выходом четвертого триггера, R-вход которого соединен с выходом элемента ЗИ-НЕ, первый вход которого соединен с вторыми входами первого.и третьего элементов ЗИ и инверсным выходом второго триггера, пр мой выход которого

соединен с третьим и шестым выходами логической схемы, третьим входом второго элемента ЗИ и первым входом зле- мента 2И, второй вход которого соединен с третьим входом элемента

ЗИ-НЕ и выходом второго инвертора, вход которого соединен с первым входом логической схемы и третьим вхо дом первого элемента ЗИ, выход которого соединен с седьмым выходом ло- гической схемы и входом третьего инвертора , выход которого соединен с третьим входом третьего элемента ЗЙ, R-вход второго триггера соединен с выходом элемента 2И-НЕ, п тый выход

огической схемь: соединен с пр мым

выходом третьего триггера, второй ыход - с выходом элемента 2И, восьой выход - с выходом второго элеента ЗИ и дев тый выход - с выходом

третьего элемента ЗИ.

Фиг.2 УШИ Ui

Редактор Л.Гратилло

То Т, Гг Tj Т 75

Фаг.

Составитель И.Мостовый Техред М.Ходанич Корректор А.Обручар

Заказ 2505/38 Тираж 730Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д.4/5

Производственно-полиграфическое предпри тие, г.Ужгород,ул.Проектна ,А