SU1345201A1 - Устройство формировани адреса ЭВМ в вычислительной сети - Google Patents
Устройство формировани адреса ЭВМ в вычислительной сети Download PDFInfo
- Publication number
- SU1345201A1 SU1345201A1 SU864044886A SU4044886A SU1345201A1 SU 1345201 A1 SU1345201 A1 SU 1345201A1 SU 864044886 A SU864044886 A SU 864044886A SU 4044886 A SU4044886 A SU 4044886A SU 1345201 A1 SU1345201 A1 SU 1345201A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- elements
- block
- register
- Prior art date
Links
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101150018198 COX1 gene Proteins 0.000 description 1
- 101100275424 Danio rerio mt-co1 gene Proteins 0.000 description 1
- 101100275428 Dictyostelium discoideum cox1/2 gene Proteins 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано при динамическом распределении нагрузки в сет х ЭВМ и системах телеобработки . Цель изобретени - повьше- ние быстродействи . Устройство содержит генератор 1 порогового значени коэффициента загрузки, схемы 2 и 3 сравнени , регистры 15 - 17, регистр 6 сдвига, распределитель 5 импульсов, блоки 7-12 элементов И, блок 4 пам ти . В блоке 4 наход тс времена обработки запросов с ЭВМ сети. При превышении загрузки ЭВМ.устройство передает запросы дл обработки на ЭВМ с минимальным временем обработки. 2 ил. г2 (Л (риг.1
Description
Изобпетение относитс к вычислительной технике и может быть использовано при динамическом распределении нагрузки в сет х ЭВМ.
Цель изобретени - повышение быстродействи „
На фиг.1 приведена структурна схема устройства; на фиг. 2 - струк- турнй схема шестого блока элементов И,
Устройство (фиг.1) содерлсит блок 1 задани порогового значени коэс1к)и циента загрузки, схемы 2 и 3 сравнени , элемент ИЛИ 4, распределитель 5 импульсов, регистр 6 сдвига, блоки 7-12 элементов И, элемент HItti 13, блок 14 пам ти, регистры 15 - 17, элемент И 18, вход 19 значени коэффициента загрузки, вход 20 окончани опроса ЭВМ сети, информационные взсоды 21 устройства сети, выход 22 разрешени опроса ЭВМ сети, входы 23 запроса устройства. Первый вход элемента ИЛИ 13 инверсньй.
Вычислительна сеть содержит N ЭВМ. У каждой ЭВМ-может быть устройство формировани адреса. В случае нормальной работы ближайшей ЭВМ устройство пересыпает к ней запросы от .св занных с ним терминалов. Устрой- :ство формировани адреса содержит блок пам ти, состо щий из NT чеек, в которых в пор дке возрастани номеров ЭВМ записаны времена обработки ими запросов,- за исключением ближайшей к устройству ЭВМ. По мере необходимости информаци в блоке пам ти обновл етс .
Устройство работает следугаи им образом .
Схема 2 сравнени сравнивает код текущего значени коэффициента загрузки ближайшей ЭВМ, поступающей на вход 19, с пороговым значением, вьща- ваемый блоком 1. Если текущее значение коэффициента загрузки, ближайшей к устройству ЭВМ, оказалось меньше или равно пороговому, то на выходе 1 схемы 2 сравнени - низкий уровень, на выходе 2 схемы 2 сравнени - высокий уровень и в регистр 15 записано число 100...О (разр дностью N), что соответствует адресу ближайшей к устройству ЭВМ. При по влении сигнала запроса на входе 23 считываетс адрес ближайшей ЭВМ с регистра ,15 на выход устройства. При этом с выхода блока 8 элементов И на элемент ИЛИ 4
0
5
0
0
не пост-улает, так как первьп выход блока 8 элементов И к элементу ИЛИ 4 не подключен.
На выходе элемента ИЛИ 13 всегда находитс 1 за исключением случа , когда с выхода 1 схемы 2 сравнени поступает с игнал 1, а с выхода переполнени регистра 6 сдвига - О,
Если текущее значение кода загрузки превьпиает пороговое, единичный сигнал с выхода признака Больше схемы 2 сравнени подаетс на элемент ИЛИ 4,. на вход блока 9 элементов И, на инверсный вход элемента ИЛИ 13, нулевой сигнал с выхода 2 схемы 2 сравнени подаетс на первый разр д регистра 15. Вследствие этого в пер- вьм разр д регистра 15 записываетс О, возможна вьщача адреса ЭВМ сети с регистра 16 на регистр 15, запускаетс распределитель 5 через элемент ИЛИ 4, блокируетс выдача адреса ЭВМ сети через блок 8 элементов И вторым 5 управл ющим входом, так как после запуска распределител 5 на пр мой вход элемента ИЛИ 13 подаетс О. Распределитель 5 вырабатывает сигналы, по которым производитс сдвиг первоначального значени регистра 6 сдвига, т.е. 1 в младшем разр де, сигналами с которого производитс последова- - тельное считывание из блока 14 пам ти времен обработки запросов в сети дл каткдой ЭВМ, сравнение этих величин, выбор минимального из них и параллельное формирование в регистре 16 адреса ЭВМ с минимальным временем обработки запроса.
На первом выходе распределител 5 форм1- руетс сигнал, по которому производитс сдвиг первоначального значени в регистре 6 сдвига, которое вл етс адресом чейки запомина- клцего устройства и частью формируемого адреса ЭВМ сети.
Значение, полученное на выходах блока 14, сравниваетс схемой 3 сравнени со значением, записанным в регистре 17 (перед началом формировани адреса ЭВМ в регистр 17 заноситс код 11...1). На первом шаге число, записанное в регистр 17, больше числа, считанного из блока 14 пам ти, и на выходе схемы 3 сравнени формируетс сигнал, При поступлении сигнала с второго выхода распределител 5 элемент И 18 открывает блоки 10 и 11, обеспечива этим запись в регистры
5
0
5
0
5
16 и 17 соответственно значени с выходов регистра 6 и блока 14. Таким образом, в регистре 17 находитс значение времени обработки запроса в первой ЭВМ сети, а в регистр 16 за- писана часть формируемого адреса первой ЭВМ сети (10...0). Распределитель 5 вьфабатывает сигналы, по которым производитс сдвиг первоначального значени сдвига регистра 6, сигналами с которого производитс последовательное считьгоание из блока 14 времен обработки запросов в сети дл каждой ЭВМ, сравнение этих величин , выбор минимального из них и параллельное формирование в регистре 16 адреса ЭВМ с минимальным временем обработки запроса.
На первом выходе распределител 5 формируетс сигнал, пс которому гтро- изводитс сдвиг первоначального значени в регистре 6 сдвига, которое вл етс адресом чейки блока 14 и частью формируемого адреса ЭВМ сети.
Значение, полученное на выходе блока 14, сравниваетс схемой 3 со значением, записанным в регистр 17 (перед началом формировани адреса ЭВМ в регистр 17 заноситс код 11 ...1). На первом шаге, число, записан ное в регистр 17, больше числа, считанного из блока 14, и на выходе схемы 3 сравнени формируетс сигнал . При поступлении сигнала с третьего выхода распределител 5 эле- мент И 18 открывает блоки 10 и 11, обеспечива этим запись в регистры 16 и 17 соответственно значени с выходов регистра 6 и блока 14. Таким образом, в регистре 17 находитс значение времени обработки запроса EI первой ЭВМ сети, а в регистре 16 за- писана часть формируемого адреса первой ЭВМ сети (10...0).
Далее с первого выхода распредели тел 5 осуществл етс выдача очередного сигнала, по которому производитс сдвиг значени регистра 6 и считывание времени обработки запроса из блока 14 пам ти дл следующей ЭВМ се ти. Информаци с выходов блока 14 вновь сравниваетс с записанной в регистре 17 и при поступлении сигнала с второго вькода распределител 5 в случае, если содержимое регистра 17 больще, в регистрах 16 и 17 информаци обновл етс . В противном случае сигнал с выхода элемента И 18 не поступит в блоки 10 и 115 элементы И не
открываютс и информаци Б регистрах 16 и 17 сохран етс .
Эта последовательность операций повтор етс до тех пор, пока список ЭВМ исчерпан. В противном случае сигнал с последнего выхода регистра 6 останавливает распределитель 5, производит запись адреса ЭВМ с-минимальным временем обработки на регистр 15, открьшает блок 8 элементов И по второму управл ющему входу. При поступлении запроса на вход 23 устройства производитс считьгоание адреса ЭВМ с минимальным временем обработки . Таким образом, при поступлении запроса на выходе схемы сразу формируетс адрес ЭВМ с минимальным временем обработки, куда данный запрос направл етс на обработку, т.е. повьппа- етс быстродействие устройства. При формировании на выходе устройства адреса ЭВМ сети, за исключением ближайшей , производитс запуск распределител 5 через элемент ИЛИ 4 и подго-. товка адреса ЭВМ с минимальным временем обработки на регистре 15. Причем на ЭВМ, к которой был послан предьщу- щий запрос на обработку, последующий запрос не посылаетс , так как формирование ее адреса запрещаетс путем подачи содержимого регистра 15 на схему запрета блока 7 элементов И. Это не позвол ет перегружать ЭВМ с малым временем обработки запросами при большой частоте их поступлени .
Так как врем обработки запроса в каждой ЭВМ - величина посто нна , то по мере необходимости происходит обновление содержимого блока 14 пам ти . В то врем , когда не происходит поиск ЭВМ с минимальным временем обработки , распределитель 5 формирует ,разрешающий сигнал на третьем выходе, |по которому в блок 14 пам ти через блок 12 элементов И с информационньпс входов 21 устройства производитс запись новой информации о времени обработки от ЭВМ сети (сигнал разрешени обновлени информации поступает с выхода 22 устройства). По окончании записи информации производитс запуск распределител 5 сигналом Конец обновлени с входа 20 через элемент ИЛИ 4 на регистр 16, если ближайша ЭВМ не перегружена, или на регистр 15, в противном случае устанавливаетс адрес ЭВМ с минимальным временем обработки.
51
Claims (1)
- Формула изoбpeгeи fУстройство формировани адреса ЭВМ в вычислительной сети, содержаще блок задани порогового коэффициента загрузки, две схемы сравнени , распределитель Импульсов, регистр сдвига , первый элемент ИЛИ, блок пам ти, три блока,элементов И два регистра, выход блока задани порогового значени коэффициента загрузки соединен с первым входом первой схемы сравнени , второй вход которой вл етс входом значени коэффициента загрузк устройства, выход признака Больше первой схемы сравнени соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом запуска распределител импульсов, первый выход распределител импульсов соединен с входом управлени сдвигом регистра сдвига, выход старшего разр да которого соединен с входом останова распределител импульсов, параллельный выход регистра сдвига соединен с первыми .входами первого и второго блоков элементов И, выход пер- вого блока элементов И соединен с адресным входом блока пам ти, выход которого соединен с первым входом третьего блока элементов И и с первым входом второй схемы, сравнени , выходы второго и третьего блоков элементов И соединены с информационными входами первого и второго регистров соответственно, выход второго реги- -стра соединен с вторым входом второй схемы сравнени , отличающеес тем, что, с целью повьшгени быстродействи , в него введены с четвертого по шестой блоки элементов И, второй элемент ИЛИ, элемент И и третий регистр, причем выход признака Больше второй схемы сравнени соединен с первым входом элемента И, выход которого соединен с вторыми52016входами второго и третьего блоков элементов И, второй выход распределител импульсов соединен с вторым входом элемента И, выход четвертого блока элементов И соедине-н с информа- 11Д1ОННЫМ входом блока пам ти, третий выход распределител импульсов вл етс выходом признака разрешени оп0 роса ЭВМ сети устройства и соединен с первым входом четвертого блока элементов И. второй вход четвертого блока элементов И вл етс информационным входом устройства, выход первого5 регистра соединен с первым входом п того блока элементов И, выход которого соединен с информационньгм входом третьего регистра, выход признака Больше первой схемы сравнени ,соеQ- динен с первым входом второго элемента ИЛИ и вторым входом п того блока элементов И, выход признака Меньше первой схемы сравнени соединен с входом стробировани третьего реги5 стра, выход старшего разр да регистра сдвига соединен с вторым входом второго элемента ИЛИ и с третьим входом п того блока элементов И, выход третьего регистра соединен с первым вхо0 дом шестого блока элементов И и вторым входом первого блока элементов И, выход второго элемента ИЛИ соединен с вторыми входами (2К-1)-х элементов И ше.стого блока элементов И (где , ..., Р/2 Р - общее количество элементов И в шестом блоке элементов И), входы 2В-Х элементов И шестого блока элементов И соединены с входом зап-- роса устройства (где ,.., Р/2),5выход шестого блока элементов И вл етс выходом устройства, выход а-го элемента И шестого блока элементов И соединен с -а-м входом первого эле- мента ИЛИ (где ,,..,Р), (Р+1)-й вход элемента ИЛИ в.п етс входом признака окончани опроса ЭВМ сети устройства.от Pr.f5загграсРедактор М.КелемешЗаказ 4922/48Тираж 670ВНИИПИ Государственного комитета СССРПС делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4Y элементу г/У7б 4HaBirixodycm/jot/ствафие. 2Составитель В.БородинТехред Л, Сердюкова , Корректор И.МускаПодписное
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU864044886A SU1345201A1 (ru) | 1986-03-31 | 1986-03-31 | Устройство формировани адреса ЭВМ в вычислительной сети |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU864044886A SU1345201A1 (ru) | 1986-03-31 | 1986-03-31 | Устройство формировани адреса ЭВМ в вычислительной сети |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1345201A1 true SU1345201A1 (ru) | 1987-10-15 |
Family
ID=21229332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU864044886A SU1345201A1 (ru) | 1986-03-31 | 1986-03-31 | Устройство формировани адреса ЭВМ в вычислительной сети |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1345201A1 (ru) |
-
1986
- 1986-03-31 SU SU864044886A patent/SU1345201A1/ru active
Non-Patent Citations (1)
| Title |
|---|
| Алексеенко А.Г. и др. Микросхемотехника. М.: Радио и св зь, 1982, с. 220-221. Авторское свидетельство СССР № 1029179, кл. G 06 F 9/36, 1983. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5926059B2 (ja) | 制御回路 | |
| SU1345201A1 (ru) | Устройство формировани адреса ЭВМ в вычислительной сети | |
| US5467303A (en) | Semiconductor memory device having register groups for writing and reading data | |
| KR0124630B1 (ko) | 랜덤블럭 억세스메모리의 메모리 칩 확장제어방법 및 장치 | |
| US3465303A (en) | Content addressable memory employing sequential control | |
| SU1725237A1 (ru) | Устройство дл селекции признаков объектов | |
| SU1126972A1 (ru) | Устройство дл поиска информации | |
| US5983311A (en) | Sequential memory accessing circuit and method of addressing two memory units using common pointer circuit | |
| SU1185325A1 (ru) | Устройство для поиска заданного числа | |
| SU1278977A1 (ru) | Ассоциативное запоминающее устройство | |
| US3500340A (en) | Sequential content addressable memory | |
| RU1789993C (ru) | Устройство дл редактировани элементов таблиц | |
| SU651416A1 (ru) | Ассоциативное запоминающее устройство | |
| SU1310902A1 (ru) | Последовательный регистр | |
| JPH06124586A (ja) | 半導体記憶装置 | |
| SU1290327A1 (ru) | Устройство формировани сигнала прерывани | |
| SU1325514A1 (ru) | Устройство дл поиска информации | |
| EP0117347B1 (en) | Magnetic bubble memory systems | |
| SU1547076A1 (ru) | Преобразователь параллельного кода в последовательный | |
| SU1481854A1 (ru) | Динамическое запоминающее устройство | |
| SU1123055A1 (ru) | Адресный блок дл запоминающего устройства | |
| SU1386988A1 (ru) | Устройство дл определени экстремумов | |
| SU1256034A1 (ru) | Устройство дл сопр жени двух ЭВМ с общей пам тью | |
| US3438015A (en) | Content addressable memories | |
| SU1751712A1 (ru) | Устройство многоцелевого управлени |