SU1396280A2 - Преобразователь двоичного кода в двоично-дес тичный код угловых единиц - Google Patents

Description

15

Изобретение относитс  к автоматике и цифровой вычислительной технике , может быть использовано при построении преобразователей в измерительных и управл ющих системах и  в- л етс  дополнительным к авт. св. № 970354.

Цель изобретени  - повышение быстродействи  преобразовател . jg

На фиг.1 приведена.структурна - схема преобразовател ; на фиг.2 - пример исполнени  фукнциональных схем блоков 14 и 10.

Преобразователь содержит (фиг.1) генератор 1 импульсов, первый элемент И 2, двоичный счетчик 3, информационный вход 4, дешифратор 5, сумматор 6, регистр 7, вход 8 задани  константы, второй элемент И 9, двоич-2д но-дес тичный счетчик 10, выход П, третий элемент И 12, дополнительный двоичный счетчик 13, блок 14 управ- .лени  преобразованием старших разр дов входного кода.

Функциональные схемы блоков 14 и 10 дл  одного варианта исполнени  (фиг.2)- содержат дешифратор 15 импульсов , двух- и четырех входовые элементы ИЛИ 16 и 17, делитель 18 частоты импульсов, содержащий элемент И 19 и трехразр дный двоичный счетчик 20, а также блок 10 - четыре двоично-дес тичных 21, два двоично- шестеричных 22 и один двоичный 23 счетчика импульсов и четыре двухвхо- 35 довых элемента ИЛИ 24.

Преобразователь работает следующим образом.

В начале цикла преобразовани  производитс  обнуление регистра 7, дво- ично-дес тичного счетчика 10, дополнительного двоичного счетчика 13 (эти цепи не показаны) и по информационному входу 4 в двоичньй счетчик-ре25

30

дешифратора 5 поступает разрешающ потенциал на второй вход элемента и импульсы генератора 1, поступаю на первый вход элемента И 2, проп каютс  через элемент И 2 и поступ ют на вход вычитани  младших разр дов двоичного счетчика 3, на перв вход элемента И 9 и на тактовый в регистра 7.

Замкнутые в кольцо сумматор 6 регистр 7 представл ют собой нака ливающийс  сумматор, который на к дьй тактовый импульс добавл ет к писанному в регистре 7 двоичному лу целочисленную константу С, сфо рованную на входе 8. Значение кон танты С (двоичного эквивалента ве младшего разр да входного кода Nj выбрано из услови  исключени  наб гающей ошибки и обеспечивает форм рование переноса на выходе суммат 6 в моменты времени, когда частич сумма дробньк частот кода N-j равн целой угловой единице - весу млад го разр да кода выходного двоично с тичного счетчика 10. Сигнал пер са, возникающий на выходе суммато 6, через некоторое число тактов з полнени  сумматора 6 разрешает пр хождение импульсов через элемент на суммирующий вход двоично-дес т ного счетчика 10.

В то же врем , с поступлением к дого импульса генератора с выхода элемента И 2 на вход вычитани  мл ших разр дов двоичного счетчика 3 код на выходе младших разр дов сч чика 3 уменьшаетс  на единицу. По прохождени  импульсов младшие раз ды регистра-счетчика 3 приход т в левое состо ние и первым выходом шифратора 5 снимаетс  разрешение входе и элементе.И 2. Ятим заверш

гистр 3 записываетс  входное число N 45 етс  преобразование кода младших

в виде п-разр дного двоичного кода угла. Старшие п разр дов двоичного счетчика 3, имеющие преимущественно веса, соответствующие целым градусам, минутам и секундам части N,, входно - 50 го кода N, и младшие N,j разр дов этого же счетчика 3, имеющие веса с дробными част ми секунд и образующие остальную часть N входного числа N, имеют раздельные счетные входы. При 55 этом К Ы + П1 + п-1.

Если код младших п разр дов отличаетс  от нул , то с первого выхода

д

5

5

0

дешифратора 5 поступает разрешающий потенциал на второй вход элемента И 2 и импульсы генератора 1, поступающие на первый вход элемента И 2, пропускаютс  через элемент И 2 и поступают на вход вычитани  младших разр дов двоичного счетчика 3, на первый вход элемента И 9 и на тактовый вход регистра 7.

Замкнутые в кольцо сумматор 6 и регистр 7 представл ют собой накапливающийс  сумматор, который на каж- дьй тактовый импульс добавл ет к записанному в регистре 7 двоичному числу целочисленную константу С, сформированную на входе 8. Значение константы С (двоичного эквивалента веса младшего разр да входного кода Nj) выбрано из услови  исключени  набегающей ошибки и обеспечивает формирование переноса на выходе сумматора 6 в моменты времени, когда частична  сумма дробньк частот кода N-j равна целой угловой единице - весу младшего разр да кода выходного двоично-дес тичного счетчика 10. Сигнал переноса , возникающий на выходе сумматора 6, через некоторое число тактов заполнени  сумматора 6 разрешает прохождение импульсов через элемент И 9 на суммирующий вход двоично-дес тичного счетчика 10.

В то же врем , с поступлением каждого импульса генератора с выхода элемента И 2 на вход вычитани  младших разр дов двоичного счетчика 3 код на выходе младших разр дов счетчика 3 уменьшаетс  на единицу. После прохождени  импульсов младшие разр ды регистра-счетчика 3 приход т в нулевое состо ние и первым выходом дешифратора 5 снимаетс  разрешение на входе и элементе.И 2. Ятим завершаетс  преобразование кода младших

разр дов входного числа в унитарный код - число импульсов N, умножение его на константу С и преобразование целой части этого произведени  в выходной двоично-дес тичньй код угла. Врем  преобразовани  числа N, записанного в младших разр дах, определ - .етс  выражением

Т sN-T ГП li-l Z r

где Т ,. - период повторени  импульсов

генератора 1.

Одновременно с началом преобразовани  младших разр дов кода входного

числа Nj начинаетс  преобразование числа N,, записанного в старших п разр дах двоичного счетчика 3. С по влением разрешающего потенциала на втором выходе дешифратора 5 импульсы генератора 1 через элемент И 12 начинают поступать на счетный вход дополнительного счетчика 13, выходы которого подключены к входам, блока 14 управлени  преобразованием старших разр дов . При заданной разр дности п входного кода угла структура блока 14 зависит от разделени  разр дов входного кода на старшие п и младшие п и определ етс  количеством единиц в каждом дес тичном представлении веса младшего разр да числа N , Дл  простоты рассмотрени  на фиг,2 приведена функциональна  схема блока 14 дл  конкретного случа  п, 9 при конкретной структуре двоично-дес тичного счетчика 10, выполненного дл  выходного кода градусы - минуты - секунды . Весу младшего разр да числа N при п 9 соответствует дес тичное представление угла 42, II , 25, поэтому работы блока 14 выбираетс  равным дес ти тактам (4+2+1+1 такт округлени  + такт сброса) генератора импульсов. Основным элементом блока 14 (фиг.2)  вл етс  дешифратор импульсов , на тактовый вход которого поступают импульсы генератора с выхода элемента И 12, а на информационные входы поступают выходы дополнительно- го двоичнога счетчика 13. Импульсы первых че-п рех тактов дешифратора с выхода четырехвходового элемента ИЛИ блока i 4 через соответствуотций элемент ИЛИ блока 10 поступают на сум- мирующий вход секстады дес тков минут двоично-дес тичного счетчика. Им- пульсы двух следующих тактов поступают на счетный вход декады единиц минут двоично-дес тичного счетчика. Им- пульсы седьмого и восьмого тактов дешифратора через элементы ИЛИ блока 10 поступают на счетные входы секстады дес тков секунд и декады секунд двоично-дес тичного счетчика. Импульс дев того такта, которому приписано значение 0,25, постзшает на вход делител  частоты импульсов, состо щего из трехразр дного двоичногб счетчика и элеменга И. После каждого четвертого цикла работы дешифратора на выходе элемента И по вл етс  тактовый импульс , который обнул ет трехразр дный двоичньй счетчик и одновременно по

0

0

5 35 О . 45 50 55

ступает на счетньй вход декады единиц секунд двоично-дес тичного счетчика (0,25x4 1). FiMnynbc дес того такта дешифратора с выхода блока 14 посту- пает на вход обнулени  двоичного счетчика 3 и одновременно на вход вычитани  старших П( разр дов двоичного счетчика 3, Таким образом, цикл работы блока 14 содержит дес ть тактов и за каждый цикл его работы код в старших разр дах двоичного счетчика 3 уменьшаетс  на единицу. После N циклов работы блока 14 п, разр дов счетчика-регистра 3 приходит в нулевое состо ние и дешифратор 5 своим вторым выходом снимает разрешение на входе элемента И 12. Этим завершаетс  преобразование старших п, разр дов входного кода.

Врем  преобразовани  числа N, записанного в старших разр дах, определ етс  вьфажением

Т„ 10..N,-Tr

п, 10-2 -Т

г. (2)

где JO - число тактов одного цикла работы блока 14.

Так как процесс преобразовани  старших п, и младших п разр дов входного кода осуществл етс  параллельно , то общее врем  преобразова- ни  Т входного числа определ етс  не суммой Т f, и Т , а большим значением одного из них.

Оценим дл  двух значений разр дности входного кода п 14 и п 20 отношение времени преобразовани  известного и предлагаемого преобразователей .

Пример i. Максимальное врем  преобразовани  известного преобразовател  при разр дности входного двоичного кода угла п 14 определ етс  выражением

иге

2 -Т,

214

1 ,

Максимальное врем  преобразовани  старших п разр дов предлагаемого преобразовател  дл  данного случа  построени  его схемы при п ;, 9 определ етс  выралгением (2)

т in п, макс г Г

При этом максимальное врем  преобразовани  младших п 14-9 5 разр дов определ етс  выражением (1)

п м«кс

, .

Так как Т,

Т

Make

ТО макси:мальное врем  преобразовани  предлагаемого преобразовател  определ етс  выражением

а

Т,

предл

Тп,ллс,« 10-2 -Тг

Соотношение TU-. /Т

14

иве npeAл

к2 Тг 3,2.показывает, что врем  преобразовани  предлагаемого преобра:зовател  в 3,2 раза меньше времени преобразовани  известного преобразовател .

Пример 2. Принимает разр дность входного кода п 20. С помощью аналогичных рассуждений можно показать , что врем  преобразовани  предлагаемого преобразова1сел  в 204,8 раз меньше времени преобразовани  известного преобразовател .

Примеры 1 и 2 показывают, что эффективность предлагаемого преобразовател  увеличиваетс  с увеличением разр дности входного кода.

5Э

лгГ

:5

с

.5 d

т

Строб

А4L

/5

09

6 5 it

ITJL

i±t

16

77

Claims (2)

1 .ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО ' КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ КОД УГЛОВЫХ ’ЕДИНИЦ по авт.св .№ 970354, о т л и ч~а ю щ и й с я тем, что, с целью повышения быстродействия, в него введены третий элемент И, дополнительный двоичный счетчик и блок управления преобразованием старших разрядов входного кода^ причем первый выход блока управления преобразованием старших разрядов входного кода, соединен с суммирующим входом двоичнодесятичного счетчика, второй выход ^? с вычитающим входом старших разрядов двоичного счетчика и входом обнуления дополнительного двоичного счетчика, счетный вход которого и тактовый вход блока управления преобразованием старших разрядов входного кода подключены к выходу третьего элемента И, первый и второй входы которого соединены соответственно с выходом дегайф ратора старших разрядов и выходом генератора импульсов, выход дополнительного двоичного счетчика подключен кг.информационному входу блока управления преобразованием старших разрядов входного кода.

2. Преобразователь по п.1, отличающийся тем, что блок управления преобразованием старших разрядов входного кода содержит дешифратор, два элемента ИЛИ и делитель частоты импульсов,- состоящий из трехразрядного двоичного счетчика и элемент И, причем стробирующий и информационный входы дешифратора подключены соответственно к тактовому и ин- _Q Формационному входам блока, выходы 58 первых четырех разрядов дешифратора соединены с входами первого элемента ИЛИ,, выходы пятого и шестого разрядов дешифратора подключены к входам второго элемента ИЛИ, выходы первого и второго элементов. ИЛИ, седьмого и восьмого разрядов дешифратора и делителя частоты импульсов подключены к первому выходу блока, второй выход которого соединен с выходом десятого разряда дешифратора, выход девятого разряда которого подключен к входу делителя частоты импульсов.

SU „„ 1396280

- 13962802