SU1410105A1

SU1410105A1 - Оперативное запоминающее устройство с коррекцией ошибок по методу мажоритарного декодировани

Info

Publication number: SU1410105A1
Application number: SU864153208A
Authority: SU
Inventors: Андрей Сергеевич Березин; Владимир Иванович Кимарский; Юрий Иванович Кузовлев; Евгений Михайлович Онищенко; Сергей Всеволодович Сушко; Игорь Владимирович Черняк
Original assignee: Московский Инженерно-Физический Институт; Организация П/Я А-3106
Priority date: 1986-09-22
Filing date: 1986-09-22
Publication date: 1988-07-15

Abstract

Изобретение относитс к вычислительной технике, в частности к запоминающим устройствам с коррекцией ошибок, и может быть использовано при создании последних в интегральном исполнении. Целью изобретени вл етс повышение надежности работы устройства. Устройство содержит основной 1 и дополнительный 2 блоки пам ти, блок 3 кодировани , блок 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блок 5 мажоритарных элементов, блок 6 управлени , первый 11 и второй 12 блоки свертки по модулю два, мультиплексор 13. В запоминающем устройстве осуш.ествл етс автоматическое обнаружение неисправности блоков 2 и 3 на этапе изготовлени , что повышает достоверность тестировани и снижает его продолжительность в ходе эксплуатации устройства. 2 ил. с

Description

(Л

ел

W

Изобретение относитс к вычислительной Технике, в частности к оперативным запоми- Йающим устройствам, и может быть исполь- : овано при создании устройств со встроенной соррекцией ошибок.

Цель изобретени - повышение надеж- 1ости устройства.

: На фиг. 1 представлена структурна ||;хема оперативного запоминаюшего устрой- фтва с коррекцией ошибок по методу мажо- |)итарного декодировани ; на фиг. 2 - при- iiep кодирующей матрицы, по уравнени м ко- орой блок кодировани формирует конт- |)ольные разр ды.

Устройство содержит (фиг. 1) основной и дополнительный 2 блоки пам ти, блок 3 кодировани , блок 4 элементов ИСКЛЮЧА- ОЩЕЕ ИЛИ, блок 5 мажоритарных элементов , блок 6 управлени , информационные кходы 7, информационные выходы 8, вход 9 обращени , вход 10 выбора режима, пер- 11 и второй 12 блоки свертки по моду- ,|iK) два, мультиплексор 13 и тестовый вы- .|сод 14.

I Устройство работает следуюшим обраfiOM .

IУстройство использует дл коррекции Ьшибок низкоплотностной (10-6) код с ма- Н оритарным декодированием.

В режиме записи в блок 1 данные посту- чают непосредственно с информационных ЬХОДОБ 7 устройства - сигналыО -D , а в элок 2 - с выходов блока 3 кодировани - сигналы (адресные входы блоков 1 i 2 на фиг. 1 не показаны). Проверка пра- зильности кодировани входных сигналов Ьснована на том свойстве кодирующей мат- |зицы (фиг. 2), примен емом при мажоритарном декодировании выходных сигналов, что Сумма по модулю два контрольных разр дов всегда должна быть равна нулю. Поэтому ю вление в режиме записи на выходе блока

I1сигнала уровн «1 указывает на нарушение работы блока 3 кодировани (рассматриваютс только однократные ошибки).

Аналогична проверка правильности хранени контрольных разр дов в блоке 2 выполн етс с помощью блока 12.

5

0

5

0

5

0

Мультиплексор 13 обеспечивает пропуск на тестовый выход 14 устройства в режиме записи сигнала с блока 11, а в режиме считывани - сигнала с блока 12.

Claims

Формула изобретени

Оперативное запоминающее устройство с коррекцией ошибок по методу мажоритарного декодировани , содержаш.ее основной и дополните тьный блоки пам ти, блок управлени , блок кодировани , блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и блок мажоритарных элементов, выходы которого вл ютс информационными выходами устройства, причем информационн 5 е входы основного блока пам ти и входы блока кодировани поразр дно объединены и вл ютс информационными входами устройства, адресные входы основного и дополнительного блоков пам ти поразр дно объединены и вл ютс адресными входами устройства, выходы блока кодировани подключены к информационным входам дополнительного блока пам ти, выходы основного блока пам ти соединены с входами первой группы блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и блока мажоритарных элементов входы второй группы которого подключены к выходам блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, входы второй группы которого соединены с выходами дополнительного блока пам ти, входы записи-чтени основного и дополнительного блоков пам ти соединены с выходом блока управлени , входы которого вл ютс входом обращени и входом выбора режима устройства, отличающеес тем, что, с целью повышени надежности устройства, в него введены первый и второй блоки свертки по модулю два и мультиплексор, первый и второй информационные входы которого подключены соответственно к выходам первого и второго блоков свертки по модулю два, входы которых соединены соответственно с выхода.ми блока кодировани и дополнительного блока пам ти, выход блока управлени соединен с управл ющим входом мультиплексора, выход которого вл етс тестовым выходом устройства.