SU1436714A1

SU1436714A1 - Многопроцессорна система обработки данных

Info

Publication number: SU1436714A1
Application number: SU864159621A
Authority: SU
Inventors: В.И. Кобозев; М.В. Харитонов; А.Н. Ильин; С.В. Корнеев; А.П. Яковлев
Original assignee: Предприятие П/Я Ю-9192
Priority date: 1986-10-31
Filing date: 1986-10-31
Publication date: 1990-12-30

Description

(46) 30.12.90. Бгал. № 48 j . . „.

(21)4159621/24-24

(22)31.10.86

(72) Б.И.Кобозев, М.В.Харитонов,

А.Н.Ильин, С.В.Корнеев и Л.П.Яковлев

,(5.3) 681.325 (088.8)

(56)За вка Франции №2431733, кл. G 06 F 9/4б, опублик. 1983.

. Патент США № 4356550, кл. G 06 F 11/20, опублик. 1984.

; (54) МНОГОПРОЦЕССОРНАЯ СИСТЕМА ОБРА- .. БОНШ ДАННЫХ . ,

(57)Изобретение относитс к вычислительной технике, в частности к архитектуре высокопроизводительных, многопр оцессорпых систем обработки данных . Целью изобретени вл етс расширение класса решаемых задач, повышение производительности и надежности многопроцессорной системы обработки данных при работе в ип роком диапазоне объемов обрабатывае1.{ых данных. Многопроцессорна система содержит две шины 1, 2 межпроцессорного обмена , устройства 3, 4 управлени шинами мехспроцессорного обмена, процессорные модули, локальные шины 17, блоки 5 общей пам ти, устройства 10 управлени вводом-выводом. 1 з.и. ф-лЫ, 1 ил..

L«JL«J

С.Ж«J

Изобретение относитс к вычислительной технике, в частности ,к архитектуре высокопроизводительных мно- гоггроцессорных систем обработки дан- ных.

Целью изобретени вл етс расширение класса решаемых задач, повышение производительности и надежности процессорной системы обработки данных при работе в широком диапазоне объемов обрабатываемых данных.

На чертеже приведена структурна схема многопроцессорной системы обработки данных. :

Система содержит две шины 1, 2 , межпроцессорного обмена, устройства 3 и А управлени шинами межпроцессорного обмена,.бло1Ш 5 общей пам ти с трем входами-выходами, к шинам 1 и 2 межпроцессорного обмена подютю- чены процессорные модули, содержащие процессор 6, блок 7 пам ти, арбитр 8 к шинам, устройство 9 управлени пр мым доступом в пам ть; уст- ройства 10 управлени вводаг вывода. Процессор 6, арбитр 8;-доступа к ши- .нам, блок 7 и устройство 9 подключены к внутренней шине 11, а вторые вхомы-выходы блока 7 и устройства 9 подключены к дополнительной шине 12. С помощью арбитра 8 доступа к шинам ведетс обмен информацией между уст- ройствами на шинах 1, 2,11, 12, дл арбитража доступа к которым арбитр 8; св зан по лини м 13, 14 запроса дос- тупа с Устройством 9 и процессором 6 соответственно/ И .по лини м 15, 1б с устройствами 3, 4.

Внутренн шина 11 может быть сое динёна (при необходимости) С локальной атной 17, к которой присоедин ютс третий вход-выход обмена блока 5 и устройства 10,

Предлагаема система функционирует следующим образом.

При инигщализации системы производитс загрузка операционной системы либо из устройства 10, либо из посто- « нной пам ти (одного из блоков 3). С устройств 10 инициируетс определенна задача, котора загружаетс в процессорные модули (Щ). В процессе выполнени задачи имеют место обмены данньп- между отдельными подзадачами, выполн емь ми разными Г1М.

Рассмотрим обмен одного 1Ш с блоком 7 другого ИМ. Процессор 6 или .устройство 9 первого ИМ обращаютс по

конкретному адресу в адресном пространстве системы, относ щемус к адресам второго ОМ, вьщава сигнал о зап- росе доступа на шинЬт 11 или 12, арбит 8 по соответствующим лини м 13, 14. Арбитр 8 первого ПМ анализирует каждый адрес при обменах по шинам 1, 2, 11, 12. Если адрес данных находитс за пределами внутренней шины 11, ло- кальной шины 17, то арбитр 8 передаст запросы на захват шин 1 и 2 устройствами 3 и 4 по соответствующим лини м 15, 16. Первое из освободившихс от обменов по шинам i, 2 межпроцессорного обмена устройство 3 или 4 miiH межпроцессорного обмена разрешает захват шины 1 или 2 межпроцессорного обмена первому ПМ. Арбитр 8 предоставл ет доступ процессору 6 или устройству 9 к соответствующей шине 1 или 2 межпроцессорного обмена по шине 11 или по Шине 12 и первый ПМ на захваченной шине 1 или 2 организует цикл обращени , в котором на шину 1 или 2 выставл ютс адрес и данные, поступающие с процессора 6 или устройства 9. Этот адрес анализируетс арбитрами 8 всех ПМ, а ПМ, которому принадлежит указанный адрес, организует доступ к указанному адресу в своем адресном пространстве ( чейки пам ти 7, регистры управлени устройства 9, регистры устройства 10) по шине 11 или 12, причем если обмен направлен к блоку 7, то доступ организуетс по дополнительной шине 12, в ином случае - по внутренней шине 11, приостанавлива на врем одного обмена работу процессора 6. Если процессор 6 второго ПМ обращаетс дл обме- jfia к другому модулю, то производитс аналогична процедура захвата второй шины межпроцессорного обмена 1 или 2 и обращение к пам ти ПМ, в том числе и первого, не замедл при этом работу процессоров 6 и обеспечива таким обраагом прозрачный канал обмена данными между двум любыми ПМ. Аналогичным образом ведетс обмен ПМ с общей пам тью 5, причем если блок 5 общей пам ти, к которому организу- етс обращение ПМ, подключен к локальной шине 17 данного ПМ, то обмен производитс по локальной шине 17, а если блок 5 подключен к локальной щи- не 17 другого ПМ, то обмен организуетс по шинам 1 или 2 межпроцессорного обмена. Выбор путей о.бмена при этом зависит от текущего состо ни

31436714.

CHCTeisn. и определ етс аппаратными ни производительности н надежности, средстваш, пользователь имеет дело g нее введены Н блоков общей пам ти только с физическ11№1 адресами чеек (И-число процессорных модулей), при- пам тИ., .5 чем первый и второй входы-ныходы обУстройства 3 и 4 равномерно рас- мена каждого блока общей пам ти под- предел ют доступ к шинам 1 и 2 между Клгачены к первой и второй шине меж- ПМ. При необходимости обмена между процессорного обмена соответственно, ПМ или. с блоками 5 большими блока№1 П-в устройство управлени вводом-вы- данных используютс устройства 9 пр - 10 водом соединено через Н-ю локальную мого доступа в пам тьt Процессор 6 шину с третьими входами-выходами об- задает в регистры устройства 9 началА.- мена Н-го процессорного модул и П-го иые адреса в блоке 7 пам ти другого блока общей пам ти(,Н). источника (блока 7 другого ПМ или .2. Система по п.1, отличаю- блока 5), длину блока, и дает команду 5 щ а с тем, что процессорный мо- иачала передачи. Устройство 9 начина- дуль содержит процессор, блок пам ти, ет обмен, использу дополнительную ши- арбитр доступа к шинам и устройство ну 12 дл обмеиа с блоком 7 и процес- управлени пр мым доступом и пам ть, сорную шину .11 дл доступа к блоку 5 причем вход-вь-.ход обмена процессора общей пам ти по локальной шине 17, соединен через внутреннюю uniHy с пер- Устройство 9 может вести обмен между выми входами-выходами обмена блока любыми област ми адресов пам ти сис пам ти и устройства управлени пр - темЫ) в том числе перемещение масси- мым доступом в пам ть, внутренним ин- вов данных в блоке 7 пам ти или в формационным входом-выходом арбитра блоке 5 общей пам ти. доступа к шинам и с третьим входомвыходом обмена модул , вторые вхоцыФормула изобрете.ни выходы обмена блока пам ти и устрой- ства управлени пр мым доступом в па1 . Многопроцессорна система обра - м ть соединены через дополнительную ботки данных, содержаща процессорные 30 шину с дополнительным входом-выходом модули и два устройства управлени , арбитра доступа к шинам, входы-выходы тинами межпроцессорного обмена, причем запросов доступа к шинам процессора первые и вторые входы-выходы обмена и- устройства управлени пр м1.1м досту- процессорных модулей соединены соот-, пом в пам ть подключены к соответст- ветственно через первую и вторую вуюпщм входам-выходам арбитра доступа межпроцессорного обмена с входами-вы к шинам, входы-выходы запросов досту- ходами первого и второго устройств па к первой и второй шинам межпроцес- управлени шинами межпроцессорного сорного обмена и nepBbrii и второй ин- обмена соответственно устройства уп- формационные входы-выходы арбитра равлени вводом-выводом, о т л и ч а- 40. доступа к шинам образуют первьп и ю щ а с тем, что с целью расши- второй входы-выходы обмена модул со- рени класса решаемых задач, повьш1е- отьетствеино.

Claims

Формула изобрете.ния

1. Многопроцессорная система обра^ботки дацных, содержащая процессорный > модули и два устройства управления шинами межпроцессорного обмена, причем первые и вторые входы-выходы обмена процессорных модулей соединены соот-, ветственно через первую и вторую шин^1 ; межпроцессорного обмена с входами-вы»· ходами первого и второго устройств управления шинами межпроцессорного обмена соответственно устройства управления вводом-выводом, о т л и ч а-> ю щ а я с я тем, что с целью расширения класса решаемых задач, повыше ния производительности и надежности, в нее введены Н блоков общей памяти ¹(Н-число процессорных модулей), причем первый и второй входы-выходы обмена каждого блока общей памяти подключены к первой н второй шине межпроцессорного обмена соответственно, Н-е устройство управления вводом-выводом соединено через Н-ю локальную шину с третьими входами-выходами обмена Н-го процессорного модуля и Н-го блока общей памяти (Н=1\н) .
2. Система по п.1, отличающаяся тем, что процессорный модуль содержит процессор, блок памяти, арбитр доступа к шинам и устройство управления прямым доступом в память, причем вход-выход обмена процессора соединен через внутреннюю шину с первыми входами-выходами обмена блока памяти и устройства управления прямым доступом в память, внутренним информационным входом-выходом арбитра доступа к шинам и с третьим входомвыходом обмена модуля, вторые вхоцывыходы обмена блока памяти и устройства управления прямым доступом в память соединены через дополнительную шину с дополнительным входом-выходом арбитра доступа к шинам, входы-выходы запросов доступа к шинам процессора и устройства ‘управления прямым доступом в память подключены к соответствующим входам-выходам арбитра доступа к шинам, входы-выходы запросов доступа к первой и второй шинам межпроцессорного обмена и первый и второй информационные входы-выходы арбитра доступа к шинам образуют первый и второй входы-выходы обмена модуля соответственно.

• Составитель А. Пак