SU1506565A1 - Устройство дл приема информации, передаваемой по двум параллельным каналам св зи - Google Patents
Устройство дл приема информации, передаваемой по двум параллельным каналам св зи Download PDFInfo
- Publication number
- SU1506565A1 SU1506565A1 SU864218659A SU4218659A SU1506565A1 SU 1506565 A1 SU1506565 A1 SU 1506565A1 SU 864218659 A SU864218659 A SU 864218659A SU 4218659 A SU4218659 A SU 4218659A SU 1506565 A1 SU1506565 A1 SU 1506565A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- channel
- block
- elements
- input
- detected
- Prior art date
Links
- 238000004891 communication Methods 0.000 title claims abstract description 6
- 230000036039 immunity Effects 0.000 claims abstract description 5
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000005516 engineering process Methods 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Изобретение относитс к технике св зи и может быть использовано в системах передачи данных. Цель изобретени - повышение помехоустойчивости. Устройство содержит сумматор 1 по модулю два, два блока 3 и 4 повышени достоверности, логический блок 5, два блока 6 и 7 элементов И, блок ИЛИ 8 элементов. С целью повышени помехоустойчивости в устройство введен JK-триггер 2. Принцип работы устройства основан на использовании сведений о предшествующих состо ни х обоих каналов св зи. Сведени получают от блоков повышени достоверности в каждом канале и обрабатывают JK-триггером 2 и логическим блоком 5, которые затем формируют решение о том, из какого канала в текущем интервале времени необходимо выдавать информацию. 1 ил., 1 табл.
Description
Изобретение относитс к технике св зи и может быть использовано в системах передачи данных.
Цель изобретени - повышение помехоустойчивости .
На чертеже представлена функциональна электрическа схема устройства .
Устройство содержит сумматор 1 по модулю два-, 1К-триггер 2, первый и второй блоки 3 и 4 повьшени достоверности , логический блок 5, первый и второй блоки элементов И 6 и 7 и блок элементов ИЛИ 8,
Принцип работы данного устройства основан на использовании сведений о предшествующих состо ни х обоих каналов св зи. Сведени получают от блоков повышени достоверности в
каждом канале и обрабатывают 1К-триг- гером 2 и логическим блоком 5, которые затем формируют решение о том, и какого канала в текущем интервале времени необходимо выдавать информацию .
Состо ние 1К-триггера 2 и логического блока.5 определ ют следующие возможности сочетани ошибок.
Обнаружена неисправима ошибка в одном и не обнаружена ошибка в другом канале. Сообщение выдаетс из канала,в котором ошибка не обнаружена .
В обоих каналах ошибки не обнаружены . Сообщение выдаетс из канала, из которого сообщение вьщавалось в предшествующий момент времени.
Од
сл
О)
сл
В обоих каналах обнаружены ошибки в одном канале исправима , в другом канале неисправима . Сообщение выдаетс из канала, в котором обнаружена исправима ошибка.
В обоих каналах обнаружены исправимые ошибки: сообщение вьщаетс из канала, и которого сообщение выдавалось в предшествующий момент времени
В одном канале обнаружена исправима ошибка, в другом канале ошибка не обнаружена. Сообщение выдаетс из канала, котором ошибка не обнаружена .
В обоих каналах обнаружены неисправимые ошибки. Сообщение выдаетс из канала, из которого сообщение выдавалось в предшествующий момент времени.
По сравнению с известными устройствами предлагаемое устройство уменьшает веро тность ошибки при наличии шестого сочетани ошибок, что позвол ет обойтись без переспроса.
Устройство работает следующим образом .
Сигнал с первых управл ющих выходов блоков повышени достоверности 3 и А а равен 1, когда в них обнаружена люба ошибка. В случае необнаружени ошибки сигналы а и а рравны О. Сигналы со вторых управл ющих выходов блоков повьш1ени
достоверности 3 и 4 а-, а
13 25
равны
1 в случае обнаружени и исправлени ошибки. Во всех остальных случа х сигналы а,, а.равны О. Сигнал Ср с выхода триггера 2 равен 1, если последней по времени зафиксирована ошибка во втором канале.
Таким образом, 1К-триггер 2 фиксирует номер канала, в котором во врем приема предыдущей кодовой комбинации обнаружена ошибка с целью выдачи текущего сообщени из канала, в котором ранее и теперь ошибка не обнаружена. Сумматор 1 преп тствует изменению состо ни триггера 2 при одновременном отсутствии в обоих каналах обнаружени ошибок, либо в случае одновременного обнаружени в
каждом канале ошибок. Измен ет свое состо ние триггер 2 при обнаружении ошибки только в одном канале. Тактирование триггера производитс импульсами , поступающими на тактовый вход устройства.
5
0
5
О
5
0
5
0
5
Все сигналы, определ ющие состо ние каналов, поступают на входы логического блока 5, представл ющего собой дешифратор, который может быть выполнен на основе посто нного запоминающего устройства (ПЗУ). Блоки 3 и 4 повышени достоверности также могут быть выполнены на основе ПЗУ.
Выходные сигналы Ь и b логического блока 5 управл ют отпиранием одного из блоков элементов И 6 , (или 7), пропуска сообщение соответствующего канала через блок элементов ИЛИ 8 на выход устройства. Сигналы b, и Ь принимают значение, равное 1, в случае отпирани соответствующего
блока элементов И 6 (или 7),
I
Алгоритм функционировани логической схемы 5 и всего устройства П1 иведен в таблице.
Таким образом, предлагаемое устройство обеспечивает повьш1гние помехоустойчивости при передаче информации без переспроса.
Claims (1)
- Формула изобретениУстройство дл приема информации, передаваемой по двум параллельным каналам св зи, содержащее сумматор по модулю два, последовательно соединенные первый блок повьшгени достоверности и первый блок элементов И, блок элементов ИЛИ, к другим входам которого подключены выходы второго блока повышени достоверности .через второй блок элементов И, первый и второй управл ющие выходы первого и второго блоков повышени достоверности подключены к соответствующим входам логического блока, первый и второй выходы которого подключены соответственно к управл ющим входам первого и второго блоков элементов И, отличающеес тем, что, с целью повышени помехозащищенности,i введен ТК-триггер, при этом первый управл ющий выход первого блока повышени достоверности подключен к первому 1-входу 1К-триггера и первому входу суг-1матора по модулю два, первый управл ющий выход второго блока повышени достоверности подключен к первому К-входу 1К-триггера.и к второму входу сумматора по модулю два, выход которого подключен к объединенным вторым 1- и К-входам 1К-триггера,515065656выход которого полключен к соответст- цем тактовый вход 1К-триггера вл етвующему ходу логического блока, прнс тактовым входом устройства.I 2г I 15 I г5 I I г Примечаниегс тактовым входом устройства.ОО0001 Отсутствие обнаОО0110 руженных ошибокО10X0 1 Обнаружена исправима ошибка в 1О.1 X 1 О канале0О0X01 Обнаружена неисправима ошибка 1ОО X1О в каналеПримечание. Х- произвольное состо ние.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU864218659A SU1506565A1 (ru) | 1986-12-30 | 1986-12-30 | Устройство дл приема информации, передаваемой по двум параллельным каналам св зи |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU864218659A SU1506565A1 (ru) | 1986-12-30 | 1986-12-30 | Устройство дл приема информации, передаваемой по двум параллельным каналам св зи |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1506565A1 true SU1506565A1 (ru) | 1989-09-07 |
Family
ID=21294136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU864218659A SU1506565A1 (ru) | 1986-12-30 | 1986-12-30 | Устройство дл приема информации, передаваемой по двум параллельным каналам св зи |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1506565A1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2528089C2 (ru) * | 2012-11-15 | 2014-09-10 | Открытое акционерное общество "Головное системное конструкторское бюро Концерна ПВО "Алмаз-Антей" имени академика А.А. Расплетина" (ОАО "ГСКБ "Алмаз-Антей") | Устройство синхронного приема двоичной информации по дублирующим каналам связи |
-
1986
- 1986-12-30 SU SU864218659A patent/SU1506565A1/ru active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР 801289, кл. Н 04 L 1/16, 1979. Авторское свидетельство СССР № 655081, кл. Н 04 L 1/16, 1977. * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2528089C2 (ru) * | 2012-11-15 | 2014-09-10 | Открытое акционерное общество "Головное системное конструкторское бюро Концерна ПВО "Алмаз-Антей" имени академика А.А. Расплетина" (ОАО "ГСКБ "Алмаз-Антей") | Устройство синхронного приема двоичной информации по дублирующим каналам связи |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3513443A (en) | Selective signalling system with receiver generator | |
| US4337457A (en) | Method for the serial transmission of binary data and devices for its implementation | |
| US4447903A (en) | Forward error correction using coding and redundant transmission | |
| US4392226A (en) | Multiple source clock encoded communications error detection circuit | |
| EP0295897A2 (en) | Multiplex wiring system | |
| JPS6310835A (ja) | デイジタル伝送方式 | |
| GB1469465A (en) | Detection of errors in digital information transmission systems | |
| SU1506565A1 (ru) | Устройство дл приема информации, передаваемой по двум параллельным каналам св зи | |
| US4727540A (en) | Apparatus for remote signalling on a digital transmission link | |
| US3458654A (en) | Circuit | |
| US3546592A (en) | Synchronization of code systems | |
| US4677644A (en) | Method and apparatus for remote signalling by substituting a message for the data conveyed by a digital transmission link | |
| JPS6253040A (ja) | 復号回路 | |
| SU1050125A2 (ru) | Устройство дл приема биимпульсного сигнала | |
| SU949832A1 (ru) | Устройство цикловой синхронизации | |
| SU1061288A2 (ru) | Устройство дл приема многопозиционных сложных сигналов | |
| SU1241480A1 (ru) | Устройство дл декодировани циклических кодов | |
| SU1559415A1 (ru) | Устройство дл обнаружени ошибок при передаче данных по телефонному каналу | |
| JPS5848194A (ja) | 火災感知器のアドレス符号送受信回路 | |
| SU1282349A1 (ru) | Приемник биимпульсного сигнала | |
| SU618859A1 (ru) | Устройство дл выделени рекуррентоного синхросигнала с исправлением ошибок | |
| SU1714813A1 (ru) | Устройство дл контрол промежуточных станций системы св зи | |
| SU1365359A1 (ru) | Регенератор цифровых сигналов | |
| US3250998A (en) | Error eliminating code transmission system | |
| SU1690209A1 (ru) | Устройство дл синхронизации по циклам |