SU1553980A1 - Устройство дл контрол логических блоков - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано преимущественно дл  автоматического контрол  логических блоков. Цель изобретени  - повышение достоверности контрол . Устройство дл  контрол  логических блоков содержит блок 1 распознавани  входов-выходов, подключенный к выводам контролируемого блока 2, схему сравнени  3, эталонный блок 4, формирователь тестов (перестраиваемый генератор псевдослучайной последовательности) 5, предназначенный дл  генерации входной тестовой последовательности, поступающей через коммутатор 6 входов-выходов на контролируемый 2 и эталонный 4 блоки. Дл  индикации числа входов и номера вывода контролируемого блока 2, на котором обнаружена ошибка, а также состо ни  устройства контрол  служит блок индикации 7, соединенный со схемой сравнени  3 и блоком управлени  8. 1 з.п. ф-лы, 2 ил.

Description

Изобретение относитс  к вычислительной технике, в частности к устройствам автоматического контрол  логических блоков вычислительной техники .

Цель изобретени  - повышение достоверности контрол .

На фиг.1 представлена схема устройства дл  контрол  логических блоков; на фиг.2 - схема блока управлени .

Устройство контрол  логических блоков содержит блок 1 распознавани  входов-выходов, контролируемый блок 2, схему 3 сравнени , эталонный блок 4, формирователь 5 тестов (перестраиваемый генератор псевдослучайной

последовательности), коммутатор 6 входов-выходов, блок 7 индикации, блок 8 управлени , регистр 9 входов- выходов.

Реализаци  одного разр да блока 1 распознавани  входов-выходов показана на фиг.1. Он состоит из транзистора 10 с резисторами 11 и 12 в цепи базы и коллектора соответственно, включенного по схеме с общим эммите- ром, и элемента И 13

Формирователь 5 тестов состоит из группы триггеров (N-разр дного регистра псевДослучайной последовательности ) 14, группы (N-1) мультиплексоров (коммутатора сдвигов) 15, группы N элементов И 16, регистра 17 настСЛ СП

00

со оо

ройки, узла 18 свертки (по модулю ива).

Блок 8 управлени  имеет выходы 19 2k, входы 25, 26, блок 7 индикации имеет входы 27 и 28.

Блок 8 управлени  (фиг.2) состоит из генератора 29 тактовых импульсов, первого элемента И 30, первого триггера 31 пуска, кнопки Пуск 32, nepиого счетчика 33 тактов, имеющего коэффициент пересчета N, равный количеству разр дов контролируемого бло- (а, регистра 34 количества входов, пам ти 35 (ПЗУ).

В состав блока 8 управлени  входит третий счетчик 36 входов, третий элемент И 37, второй элемент ИЛИ 38, нопка 39 сброса, схема 40 сравнени  зторой элемент И 41, второй счетчик ч2 количества разр дов обратной св - :зи, второй триггер 43 цикла, третий триггер № запуска тестов, элемент 2И-ИЛИ 45, п тый элемент И 46, четвертый элемент И 47, первый элемент ИЛИ 48.

Устройство работает следующим образом .

При нажатии кнопки 39 Сброс (см. фиг.2) производитс  начальна  установка блоков устройства. Сигнал Сброса через выход 19 блока 8 управ- Иени  поступает (см фиг.1) на выход Начальной установки регистров 9 и 14 1а также на входы начальной установки триггеров 31, 43 и 44 (см. фиг.2), через элемент ИЛИ 48 на вход началь- йой установки счетчика 33 и через элемент ИЛИ 38 на вход начальной установки счетчика 36 входов.

После начальной установки нуль с триггера 31 пуска поступает на второй вход элемента И 30 и не пропускает через него тактовые импульсы с генератора 29.

По окончании начальной установки под действием нулевых сигналов с выхода регистра 9 выходы коммутатора 6 входов-выходов устанавливаетс  в вы- сокоимпедансное состо ние. При этом на выходе блока 1 распознавани  устанавливаетс  двоичный код с единицами в разр дах, соответствующих входным выводам контролируемого блока 2, и нул ми в разр дах, соответствующих выходным выводам. Выполн етс  это следующим образом. Если вывод контролируемого блока 2  вл етс  выходом, наход щимс  в состо нии логического

5

0

0

5

0

5

0

5

нул , и на нем присутствует напр жение ио, то низкий потенциал поступает на второй вход элемента И 13. При этом на выходе элемента И 13 присутствует сигнал логического нул , соответствующий выходу контролируемого блока 2. Если вывод контролируемого блока 2  вл етс  выходом с уровнем напр жени  U,, , соответствующим логической единице, то высокий потенциал через сопротивление 11 поступает в базу транзистора Г10 и открывает его. Низкий потенциал с коллектора открытого транзистора 10 поступает на первый вход элемента И 13 и обеспечивает нуль на выходе этого элемента, соответствующий выходу контролируемого блока 2. В случае, если распознаваемый внешний вывод  вл етс  входом, на нем присутствует напр жение 11вУ (U0 U.,), которого недостаточно, чтобы открыть транзистор 10 ввиду значительной величины резистора 11. Таким образом , на первый вход логического элемента И 13 поступает высокий потенциал с коллектора закрытого транзистора 10, а на второй вход элемента И 13 - потенциал свободного входа , который воспринимаетс  как сигнал логической единицы, следовательно , на выходе элемента И 13 будет высокий сигнал, соответствующий входу контролируемого блока 2.

Двоичный код с выхода блока 1 распознавани  входов-выходов поступает на входы регистров 9 и 17 и заноситс  в эти регистры при запуске устройства . Это выполн етс  следующим образом . По нажатию кнопки 32 Пуск (см. фиг.2) сигнал, поступающий на вход триггера 31 пуска устанавливает этот триггер в единицу,, По перепаду из логического нул  в единицу, поступающему с выхода триггера 31 на выход 21 блока управлени  8 и на входы записи регистров 9 и 17 (см. фиг.1), информаци  с выхода блока 1 распознавани  записываетс  в регистр 9 входов-выходов и регистр 17 настройки.

Единица с выхода триггера 31 (см. фиг.2) поступает на второй вход логического элемента И 30 и разрешает прохождение через него тактовых импульсов с генератора 29о Начинаетс  первый цикл настройки формировател  5 тестов. Первый цикл настройки вада- етс  нулевым состо нием триггера 43 цикла и триггера 44 запуска тестов

при выполнении сброса. При этом единица с инверсного выхода триггера A3 поступает на третий вход элемента 2И-ИЛИ 45 и обеспечивает прохождение информации с выхода первого разр да регистра 17 (сме фиг.1) на вход 25 блока 8 управлени  и далее через элемент 2И-ИЛИ 45 на выход 22 блока 8 управлени  и вход переноса сдвигового регистра настройки 17.

Единица с инверсного выхода триггера 44 поступает на первый вход элемента И 47 и разрешает прохождение тактовых импульсов с выхода элемента И 30 через элемент И 47 на выход 23 блока 8 управлени  и далее на вход управлени  сдвигом регистра 17 настройки . В первом цикле производитс 

10

15

на второй вход которого поступает единица с выхода триггера 43 цикла. Единица с выхода элемента 2И-ИЛИ 45 чеоез выход 2 блока 8 управлени  по ступает на вход переноса регистра 1 настройки. Таким образом, единицы за нос тс  в разр ды регистра 17 настройки , выделенные под обратную св зь

При сравнении очередного номера разр да единичный сигнал с выхода схемы 40 сравнени  поступает на первый вход элемента И 41, на второй вход которого поступает тактовый импульс с выхода элемента И 30. Сигнал с выхода элемента И 41 поступает на счетный вход счетчика 42 и увеличивает его значение на единицу. Код с выхода счетчика 42 поступает

25

30

35

циклический сдвиг информации в регист-20 на адресный вход пам ти 35 и служит ре 17 настройки. Одновременно в счетчике 36 подсчитываетс  количество единиц в регистре 17. Если в очередном такте сдвига в первом разр де регистра 17 находитс  единица, то сигнал высокого уровн  поступает на второй вход элемента И 37 и разрешает прохождение тактового импульса на счетный вход счетчика 36. Содержимое счетчика увеличиваетс  на единицу.

Тактовые импульсы с выхода элемента И 30 поступают на счетный вход счетчика 33.

По завершению N тактов сигнал с выхода переноса счетчика 33 поступает на вход записи регистра 3 и обеспечивает занесение в неги числа входов контролируемого блока из счетчика 36. Одновременно по сигналу переноса с выхода счетчика 33 производитс  начальна  установка счетчика 42 и установка в единицу триггера 43 цикла. Начинаетс  второй цикл настройки

Во втором цикле настройки производитс  последовательна  запись единиц в разр ды регистра 17 настройки, выделенные дл  обратной св зи. Номера разр дов обратной св зи записаны в пам ти 35. Число входов с регистра 34 поступает на младшие разр ды адресного входа пам ти 35. Схема 40 сравнени  сравнивает текущий номер разр да контролируемого блока, соответствующего входу, который находитс  в счетчике 36, с номером разр да обрат-ной св зи, выбираемым из пам ти 35. В случае совпадени  номеров единица с выхода схемы 40 сравнени  поступает на первый вход элемента 2И-ИЛИ 45,

40

45

50

55

дл  выборки следующего номера разр д обратной св зи. По истечении N такто второго цикла настройки в регистре 1 настройки формируетс  код дл  выделе ни  разр дов обратной св зи, сигнал с выхода переноса счетчика 33 тактов поступает на вход записи триггера 44 запуска тестов, на вход данных которого поступает единица с пр мого выхода триггера 43 цикла. Триггер 44 устанавливаетс  в единицу. Нуль с ин версного выхода триггера 44 поступае на первый вход элемента И 4 и запре щает поохождение тактовых импульсов на выход 23 блока 8 управлени  и далее на вход управлени  сдвигом регистра 17 настройки. Таким образом, ин формаци  в регистре 17 остаетс  неиз менной во врем  прохождени  теста.

Логическа  единица с пр мого выхо да триггера 44 поступает на второй вход элемента ИЛИ 48, единица с выхо да которого сбрасывает счетчик 33 тактов. Во врем  прохождени  теста информаци  в счетчике 33 и на его выходе переноса, а также в регистре 34 количества входов не измен етс . Информаци  с выхода регистра 34 поступает на выход 24 блока 8 управлени  и далее на вход 27 блока индикации 7 (см. фиг.1) дл  индикации числа входов контролируемого блока 2.

Логическа  единица с пр мого выхода триггера 44 поступает на первый вход элемента И 46 и разрешает прохождение тактовых импульсов на выход 20 блока 8 управлени  и далее на вход записи регистра 14 (см. фиг.1). Начальное значение в регистре 14 ус0

5

на второй вход которого поступает единица с выхода триггера 43 цикла. Единица с выхода элемента 2И-ИЛИ 45 чеоез выход 2 блока 8 управлени  поступает на вход переноса регистра 17 настройки. Таким образом, единицы занос тс  в разр ды регистра 17 настройки , выделенные под обратную св зь.

При сравнении очередного номера разр да единичный сигнал с выхода схемы 40 сравнени  поступает на первый вход элемента И 41, на второй вход которого поступает тактовый импульс с выхода элемента И 30. Сигнал с выхода элемента И 41 поступает на счетный вход счетчика 42 и увеличивает его значение на единицу. Код с выхода счетчика 42 поступает

5

0

5

0 на адресный вход пам ти 35 и служит

0

5

0

5

дл  выборки следующего номера разр да обратной св зи. По истечении N тактов второго цикла настройки в регистре 17 настройки формируетс  код дл  выделени  разр дов обратной св зи, сигнал . с выхода переноса счетчика 33 тактов поступает на вход записи триггера 44 запуска тестов, на вход данных которого поступает единица с пр мого выхода триггера 43 цикла. Триггер 44 устанавливаетс  в единицу. Нуль с инверсного выхода триггера 44 поступает на первый вход элемента И 4 и запрещает поохождение тактовых импульсов на выход 23 блока 8 управлени  и далее на вход управлени  сдвигом регистра 17 настройки. Таким образом, информаци  в регистре 17 остаетс  неизменной во врем  прохождени  теста.

Логическа  единица с пр мого выхода триггера 44 поступает на второй вход элемента ИЛИ 48, единица с выхода которого сбрасывает счетчик 33 тактов. Во врем  прохождени  теста информаци  в счетчике 33 и на его выходе переноса, а также в регистре 34 количества входов не измен етс . Информаци  с выхода регистра 34 поступает на выход 24 блока 8 управлени  и далее на вход 27 блока индикации 7 (см. фиг.1) дл  индикации числа входов контролируемого блока 2.

Логическа  единица с пр мого выхода триггера 44 поступает на первый вход элемента И 46 и разрешает прохождение тактовых импульсов на выход 20 блока 8 управлени  и далее на вход записи регистра 14 (см. фиг.1). Начальное значение в регистре 14 ус

7 15

танавливаетс  по сигналу сброса с выхода 19 блока 8 управлени , при этом во всех разр дах устанавливаетс  единичное значение. Это необходимо д|п  того, чтобы генерируема  псевдослучайна  последовательность не была вырожденной, состо щей из нулей. Псевдослучайный код в очередном такте получаетс  путем сдвига кода, сформированного в предыдущем такте, причем в сдвиге участвуют только раз pRflbi регистра 1, соответствующие входам контролируемого блока 2. Если i-и разр д контролируемого блока 2  вл етс  входом, то в i-м разр де регистра 9 записана единица, поступающа  на адресный вход 1-го мультиплексора сдвига 15 и обеспечивающа  прохождение информации с 1-го триггера 14 на выход мультиплексора 15 и далее на вход (1+1)-го триггера 14 и| нулевой вход (1+1)-го мультиплексо р(э 15.

Если i-й разр д вывода контролируемого блока  вл етс  выходом, то в i-м разр де регистра 9 записан н|уль. Нуль с выхода этого разр да поступает на адресный вход 1-го мультиплексора 15 и обеспечивает прохож- д|эние информации с выхода (1-1)-го мультиплексора 15 на вход (1+1)-го триггера 14 и нулевой вход (1+1)-го мультиплексора 15. Таким образом, сдвиге обход тс  разр ды регист- р Ik псевдослучайной последователь- нрсти 4, соответствующие выходам контролируемого блока 2„

На вход первого триггера 14 и нулевой вход первого мультиплексора 15 поступает информаци  со свертки 18 разр дов обратной св зи. Выделение разр дов обратной св зи производ т N элементов И 16, на первые входы которых поступают сигналы с триггеров 14, а на вторые входы - сигналы с выхода регистра 17 настройки. Информаци  с первого входа элемента И 16 проходит на выход, если в соответствующем разр де регистра 17 записана единица, если в разр де регистра 17 записан нуль, то на выходе соответствующего элемента И 16 присутствует нуль, который не вли ет на входное значение свертки 18.

Псевдослучайна  последовательност с выходов триггеров 14 поступает на

информационные входы коммутатора 6. Если 1-й разр д контролируемого блок

0

5

0

5

980

,,

0

0

45

0

5

 

2  вл етс  входом, то в 1-м разр де регистра 9 записана единица. Единичный сигнал с выхода 1-го разр да регистра 9 поступает на вход управлени  i-м разр дом коммутатора 6 и обеспечивает прохождение сигнала псевдослучайной последовательности на 1-й вход контролируемого 2 и эталонного 4 блоков. Если i-й разр д контролируемого блока 2  вл етс  выходом, то нулевой сигнал с выхода i-ro разр да регистра 9 поступает на управл ющий вход 1-го разр да коммутатора 6 и обеспечивает высокоимпедансное состо ние на выходе этого разр да.

Сигналы с выводов контролируемого 2 и эталонного 4 блоков поступают на схему 3 сравнени . В случае несовпадени  сигналов по какому-то из разр дов нулевой сигнал с выхода схемы 3 сравнени  поступает на вход 26 блока управлени  8 и далее на вход данных триггера 31 пуска (см. фиг.2), на вход записи которого поступают импульсы с элемента И 30. Триггер 31 устанавливаетс  в нулевое состо ние. Сигнал логического нул  с выхода триггера 31 поступает на второй вход элемента И 30 и запрещает прохождение тактовых импульсов с выхода генератора 29 на узлы и блоки устройства. Устройство переходит в состо ние Останов, о чем свидетельствует нулевой сигнал, поступающий с выхода триггера 31 на выход 21 блока 8 управлени  и далее на вход 28 блока 7 индикации. При этом сигналы поразр дного сравнени  с выхода схемы сравнени  3 поступают на индикацию в блок 7 индикации.

Останов устройства производитс  нажатием кнопки 39 Сброс. При этом сигнал с кнопки 39 поступает на вход сброса триггера 31 и устанавливает его в нулевое состо ние.

Claims (2)

1. Устройство дл  контрол  логических блоков, содержащее блок управлени , блок распознавани  входов-выходов , регистр входов-выходов, схему сравнени , блок индикации, коммутатор и формирователь тестов, включающий группу из N элементов И и группу из N триггеров, где N - число выводов контролируемого блока, выходы коммутатора соединены с выходами устройстУ

ва дл  подключени  к выводам контролируемого и эталонного блоков и с соответствующими входами схемы срав

рой соединена с группой входов блока индикации, входы блока распознавани  входов-выходов  вл ютс  входами устройства дл  подключени  к выводам контролируемого блока, а выходы подключены к информационным входам соответствующих разр дов регистра входов-выходов , выходы которого соединены с управл ющими входами коммутатора и формировател  тестов, первый выход блока управлени  соединен с первым синхровходом формировател  тестов, информационные выходы которого соединены с информационными входами коммутатора , второй выход блока управлени  соединен с установочными входами регистра входов-выходов и формировател  тестов, третий выход блока управлени  соединен с синхровходом регистра входов-выходов , отличающеес  тем, что, с целью повышени  достоверности контрол , формирователь жестов выполнен в виде генератора псевдо- слуиайных кодов, а в устройстве третий , четвертый, п тый выходы блока управлени  соединены соответственно с вторым синхровходом, входами управлени  сдвигом и режима формировател  тестов, входы настройки которого соединены с выходами блока распознавани  входов-выходов, третий и шестой выходы блока управлени  соединены соответственно с первым и вторым входами блока индикации, синхровыход формировател  тестов и выход несравнени  схемы сравнени  соединены соответственно с входами разрешени  и блокировки блока управлени , при этом в формирователь тестов введены группа

10

15

2Q 25 3900 0

ментов И группы соединены с входами узла свертки, выход которого соединен с входом данных первого триггера группы и вторым информационным входом первого мультиплексора группы, выход i-ro мультиплексора группы соединен с входом данных (i+l)-ro триггера группы (i 1-N-1) и с вторым информационным входом (1+1)-го мультиплексора группы, объединенные синхровходы и входы установки триггеров группы  вл ютс  соответственно синхровходом и входом установки формировател  тестов , входы управлени  сдвигом, данных и переноса регистра настройки  вл ютс  соответственно входами управлени  сдвигом, настройки и режима формировател  тестов.

2. Устройство по п.1, о т л и 2Q 25

30

5

0

чающеес  тем, что блок управлени  содержит генератор импульсов, п ть элементов И, три счетчика, регистр , пам ть, схему сравнени , три триггера, два элемента ИЛИ и элемент 2И-ИЛИ, кнопки Сброс и Пуск, причем выход генератора импульсов соединен с первым входом первого элемента И, второй вход которого соединен с выходом первого триггера и третьим выходом блока управлени , а выход соединен с первыми входами второго, третьего, четвертого, п того элементов И, с синхровходом первого триггера и счетным входом первого счетчика, вход сброса которого соединен с выходом первого элемента ИЛИ, а выход переполнени  соединен с входом сброса второго счетчика, синхровходом регистра s первым входом второго элемента ИЛИ, установочным входом второго триггера и синхровходом третьего триггера, выход кнопки Пуск соединен с установочным входом первого

из (N-1) мультиплексоров, узел сверт- АС триггера, вход данных которого  вл етс  входом блокировки блока управлени , выход кнопки Сброс соединен с входом сброса первого, второго и третьего триггеров, первым входом первого и вторым входом второго элементов ИЛИ и  вл етс  вторым выходом блока управлени , выход второго элемента И соединен со счетным входом второго счетчика, выходы которого соединены с первой группой адресных входов пам ти, втора  группа адресных входов которой соединена с группой выходов регистра и с шестым выходом блока управлени , выходы пам ти соеки и регистр настройки, причем управл ющие входы мультиплексоров группы  вл ютс  управл ющими входами формировател  тестов, разр дные выходы регистра настройки соединены с первыми входами элементов И группы, выход первого разр да регистра настройки  вл етс  синхровыходом формировател  тестов, вторые входы элементов И группы соединены с выходами соответствующих триггеров группы и первыми информационными входами мультиплексоров группы и с информационными выходами Формировател  тестов, выходы эле0

5

етс  входом блокировки блока управлени , выход кнопки Сброс соединен с входом сброса первого, второго и третьего триггеров, первым входом первого и вторым входом второго элементов ИЛИ и  вл етс  вторым выходом блока управлени , выход второго элемента И соединен со счетным входом второго счетчика, выходы которого соединены с первой группой адресных входов пам ти, втора  группа адресных входов которой соединена с группой выходов регистра и с шестым выходом блока управлени , выходы пам ти соеринены с первой группой входов схемы сравнени , втора  группа входов которой соединена с выходами третьего с,четчика и с входами данных регистра, йыход схемы сравнени  соединен с вторым входом второго элемента И и с первым входом элемента 2И-ИЛИ, выход которого  вл етс  п тым выходом блока управлени , выходы третьего элемента И и второго элемента ИЛИ соеди- tjieHbi соответственно со счетным и сбросовым входами третьего счетчика, торые входы третьего элемента И и Элемента 2И-ИЛИ  вл ютс  входом разрешени  блока управлени , пр мой и

инверсный выходы второго триггера соединены с третьим и четвертым входами элемента 2И-ИЛИ, вход данных третьего триггера соединен с пр мым выходом второго триггера, пр мой выход третьего триггера соединен с вторыми входами первого элемента ИЛИ и п того элемента И, выход которого  вл етс  первым выходом блока управлени , инверсный выход третьего триггера соединен с вторым входом четвертого элемента И, выход которого  вл етс  четвертым выходом блока управлени .