SU1654814A2 - Устройство дл умножени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, может быть использовано при разработке быстродействующих устройств умножени  чисел, удобных дл  изготовлени  в составе больших интегральных схем, и  вл етс  усовершенствованием устройства по а.с. У 888109. Цель изобретени  - повышение достоверности результата вычислений устройства. Цель достигаетс  с помощью регистров 6,7 промежуточного результата, сумматора 8, элемента 9 задержки, узла 10 сравнени , элемента И 11 и коммутатора 5. С их помощью контролируетс  работа умножител , включающего в себ  регистр 1 множимого, п блоков 2 вычислени  разр дных значений произведени  и групп буферных регистров 3,4„ 2 ил.

Description

Изобретение относитс  к вычислительной технике, может быть использовано при разработке быстродействующих устройств умножени  чисел, удобных дл  изготовлени  в составе больших интегральных схем (БИС), и  вл етс  усовершенствованием устройства по авт.сво № 888109с

Цель изобретени  - повышение достоверности результата вычислений устройства .

На фиг.1 приведена функциональна  схема устройства; на фиг.2 - алгоритмы работы устройства при умножении с контролем двух сомножителей и при вычислении произведени  четырех сомножителей устройства.

Устройство (фиг.1) содержит п-раз- р дный регистр 1 множимого, п блоков 2 вычислени  разр дных значений произведени , буферные регистры 3 и 4 первой и второй групп, коммутатор 5, регистры 6 и 7 промежуточного результа та , одноразр дный сумматор 8, элемент 9 задержки, узел 10 сравнени , элемент И 11, первый установочный вход 12 устройства, первый вход 13 признака записи устройства, второй установочный вход 14 и второй вход 15 записи устройства, вход 16 стробировани  устройства, вход 17 задани  режима

работы устройства, входы 18 и 19 множител  и множимого устройства соответственно , вход 20 коррекции устройства , информационные выходы 21 и 22 устройства, выход 23 контрол  устройства , группу выходов 24 п-разр д- ног о регистра 1, выходы 25, 26 блоков 2 о

Регистр 1 предназначен дл  хранени  n-разр дного значени  множимого , в который запись производитс  по тактовым сигналам при наличии разрешающего потенциала на их входах записи и может быть выполнен на синхронных двухтактных DV-триггерах. Ре (Л

05 О1

-U

00

1Ч

гистры 3 и 4 предназначены дл  хранени  «соответственно старшего и младшего разр дов разр дных произведений, формируемых блоками 2. Регистры 6 и 7 предназначены дл  хранени  п старших разр дов произведени  сомножите- лей в двухр дном коде и представл ют собой сдвиговые регистры, в которых под управлением потенциала на входах управлени  сдвигом осуществл етс  либо прием информации с информа - ционных входов, либо перезапись ее из старших в младшие разр ды. Регистры 6 и 7 могут быть реализованы на синхронных двухтактных DV-тригге- рах, запись в которые осуществл етс  при наличии разрешающего потенциала на их входах записи, лричем разр дность регистра 6 равна (n-1), a разр дность-регистра 7 равна п. На фиг.1 условно не показаны цепи синхронизации всех регистров устройства, однако используетс  обща  цепь синхронизации всех регистров устройства, образующа  общую цепь синхронизации устройства.

Блоки 2 предназначены дл  вычислени  значений разр дных произвед е- ний по формуле

F X«Y + A +

где Х9 Y - соответствующие разр ды

сомножителей;

А, В - разр дные слагаемые, пос- тупающие на входы первого и вторых слагаемых блока 2.

Блоки 2 могут быть реализованы ,

самыми различными методами и средствами в зависимости от требований к быстродействию, регул рности структуры и т.д., в частности, возможно выполнение в виде ПЗУ (посто нного запоминающего устройства) или в виде комбинационных схем, синтез, которых может быть произведен любым из известных методов по таблице

истинности функционировани  блока.

Одноразр дный сумматор 8 с запоминанием переноса предназначен дл  преобразовани  двухр дного кода произведени  сомножителей в однор дный код. Этим самым вычисл ютс  п старших разр дов произведени  из инфор- мации, хранимой в регистрах 6 и 7. Одноразр дный сумматор 8 может быть реализован на основе комбинационно

Q 5 0 5

0

5

5

0

0

го сумматора и синхронного DV-тригге- ра дл  запоминани  переноса, имеющего входы установки в нулевое состо ние и записи. Запись в этот триггер производитс  при наличии разрешающего потенциала на V-входе. Синхро- вход триггера запоминани  переноса соединен с общей цепью синхронизации устройства.

Элемент 9 задержки предназначен дл  формировани  необходимой задержки значений разр дов произведени , требуемой при вычислении произведени  нескольких сомножителей, а также при выполнении контрол  формируемого результата. Элемент 9 задержки может быть реализован на основе одноразр дного регистра, построенного на синхронных двухтактных DV-тригге- рах, запись в которые осуществл етс  при наличии разрешающего потен-, циала на их V-входах (входе записи элемента 9), а синхровходы (не показаны ) соединены с общей цепью синхронизации устройства.

Устройство работает следующим образом.

Рассмотрим работу устройства дл  следующих случаев:

умножение двух сомножителей с контролем (основной режим работы устройства);те

вычисление функции ,П А - произведение нескольких сомножителей с контролем.

Дл  по снени  работы устройства на фиг.2 представлены граф-схемы алгоритма функционировани  устройства дл  основного режима умножени  двух n-разр дных сомножителей с контролем (а) и при вычислении функfn

ции .П А-с контролем (где А: - п-раз- р дньш1 сомножители) дл  случа  m 4(6).

На фиг.2 прин ты следующие обозначени : Y12-Y17 - сигналы на входах 12-17 устройства соответственно .

Предполагаетс , что при наличии сигналов Y15 и Y14 осуществл етс  запись с выходов 25 и- 26 блоков 2 в регистры 7 и 6 соответственно, а при отсутствии Y15 и наличии Y14 производитс  сдвиг информации в регистрах 6 и 7. Также предполагаетс , что при наличии потенциала на Y17,,B коммутаторе 5 осуществл етс  передача с выхода элемента 9 задержки, а при

51

его отсутствии - передача с входа 18 множител  устройства

Устройство в основном режиме (фиг„2а) работает следующим образом.

В исходном состо ли (вершина 0, фиг.2а) регистры 3 и 4 обнулены, в регистре 1 хранитс  без знака п-раз- р дное значение множимого, коммута- тор 5 настроен на передачу инфсрма- ции с входа 18 множител  устройства.

В каждом из (п-1) первых тактов работы устройства на его вход 18 поступает по одному разр ду значение множител , начина  с младшего раз р да. При этом в i-м блоке 2 производитс  умножение разр да множител , поступающего на его вход множител  с выхода коммутатора 5, на i-й разр д множимого, поступающего на его вход множимого с выхода 24-го разр да регистра 1 множимого, и прибавление к младшему разр ду получившегос  при этом двухразр дного произведени  через входы первого и второго слага- емых 1-го.блока 2 соответственно старшего разр да произведени  1-го бло ка 2, сформированного в предыдущем такте и хранимого в i-м регистре 3, и младшего разр да произведени  (i+1)- го блока 2, сформированного в предыдущем такте и хранимого в (i-H)-M регистре 4.5 Сформированные i-м блоком 2 старший и младший разр ды произведени  с его выходов 25 и 26 записываютс  сигналом Y13 в i-e регистр 3 и 4 соответственно.

В n-м такте работы устройства в блоках 2 производитс  аналогичное умножение множимого на n-й разр д

множител , однако по окончании этого такта одновременно с записью информации с выходов 25 и 26 блоков 2 (котора  представл ет собой значение старших п разр дов произведени  двух сомножителей з двухр дном коде) в регистры 3 и 4 производитс  их запись соответственно в регистры 7 и б по сигналам Y14 и Y15 а также осуществл етс  обнуление триггера запо минани  переноса одноразр дного сумматора 8 (вершина п, фиг.2). При этом в течение первых п тактов из устройства через его информационный выход 21 выводитс  по одному разр - ду в каждом такте п младших разр дов произведени „

В течение последующих п тактов на вход 18 множител  устройства под14-6

eiCH нулева  информаци , при этом в кзддом такте на первый вход узла 10 сравнени  поступает по одному разр ду,начина  с младших, старшие п разр дов произведени , формируемые одноразр дным сумматором 8 из информации , хранимой в регистрах 6 и 7, а на второй вход узла 10 сравнени  поступают одноименные разр ды произведени  с выхода регистра 4, формиру- блоками 2 из информации, хранимой в регистрах 3 и 4 Подава  сигнал Y16, разрешают прохождение информации об ошибке с выхода узла 10 сравнени  на выход 23 контрол  устройства .

Вывод из устройства значени  старших п разр дов произведени  проиэво дитс  в течение последних п тактов через его первый информационный выход 21 либо через его второй информационный выход 22-по одному разр ду в каждом такте. Причем при выводе результата через второй выход 22 устройства по вл етс  возможность сразу после окончани  первых п тактов работы устройства начать вычисление произведени  новой пары сомножителей. В этом случае по окончании n-го такта подаетс  сигнал на установочный вход 12 устройства, по которому производитс  обнуление регистров 3 и 4, а также запись нового значени  множимого в регистр 1. Этим устройство подготавливаетс  к вычислению произведени  новой пары сомножителей, значение множител  которой подаетс  па вход 18 устройства по одному разр ду в каждом из последующих п тактов, в течение которых устройство работает аналогично первому умножению. Значение младших п разр дов нового произведени  выводитс  из устройства через его первый информационный выход 21 по одному разр ду в кахщом такте, одновременно с выводом через второй информационный выход 22 устройства старших разр дов предыдущего произведени  В этом случае контроль за функционированием устройства невозможен.

До сих пор предполагалось, что на вход 20 коррекции устройства во всех тактах его работы подаетс  нулева  информаци . В тех же случа х, ког ра требуетс  получить округленное произведение, необходимо в первом такте работы устройства на его вход 20 подать корректирующую информацию

(дл  округлени  2п-разр дного произведени  n-разр днык сомножителей, представленных в двоично-кодированной шестнадцатеричной системе счислени , необходимо в первом такте работы J подать на вход 20 двоичный код 1000). Дл  округлени  произведений-пар сомножителей при их последовательном вычислении необходимо подавать корректив рующую информацию на вход 20 устройства одновременно с подачей на вход 18 множител  устройства первого разр да каждого множител . Это позвол ет осуществить округление результа- та без дополнительных временных затрат . Кроме того, вход 20 устройства может быть использован дл  введени  результирующей коррекции до знакам множимого и множител  в случае умножен ни  чисел в дополнительном коде.

При вычислении функции .ПА- в

)i J

устройстве дополнительно используетс  коммутатор 5 дл  подачи на входы мно- жител  блоков 2 разр дов промежуточного произведени , вычисл емого сумматором 8 из информации, полученной в предыдущем цикле и хранимой в регистрах б и 7. Общее врем  работы устройства можно условно разделить на три этапа: на первом этапе производитс  умножение двух первых сомножителей , на втором это произведение перемножаетс  с остальными сомножител ми , а иа третьем осуществл ет- с  вывод полученного результата с контролем. Первый этап включает п тактов, второй этап состоит из () циклов, каждый из которых включает (п+1) такт, а третий этап состоит из п тактов. Таким образом, общее врем 

вычислени  функции П составл ет

}(

(т-2) (п+1) + 2-п тактов.

Рассмотрим работу устройства, ис- пользу  дл  по снени  фиг.26. В исходном состо нии регистры 3 и 4 обнулены регистре 1 хранитс  без знака n-разр дное значение первого сомножител . Коммутатор 5 настроен на пере- дачу информации с входа 18 множител  устройства (отсутствует сигнал Y17).

В каждом из п первых тактов работы устройства (первый этап) иа его вход 18 множител  поступает по одно- му разр ду второй сомножитель и осуществл ютс  те же операции, что и в основном режиме умножени  двух сомножителей , т.е. производитс  вычисление

произведени  двух первых сомножителей и запись его старших п разр дов в виде двухразр дного кода в регистры б и 7. Однако в наличии от основного режима, в n-м такте подаетс  сигнал Y12, под действием которого устанавливаютс  в нулевое состо ние регистры 3 и k и записываетс  очередной (третий) сомножитель в регистр 1.

На втором этапе работы устройства выполн ютс  (т-2) подобных циклов.

Перед началом каждого из (т-2) циклов регистры 3 и 4 обнулены, в регистре 1 хранитс  без знака значение очередного сомножител , в регистрах б и 7 хранитс  в двухр дном коде значение п старших разр дов произведени  предыдущего цикла, триггер запоминани  переноса сумматора 8 обнулен.

Далее в каждом из (т-2) циклоа в устройстве параллельно реализуютс  две функции: вычисление по одному разр ду в каждом такте старших п разр дов произведени  предыдущего цикла с помощью одноразр дного сумматора 8 из информации, хранимой в регистрах б и 7, и вычисление нового произведени  с помощью блоков 2, использу  в качестве множимого значение очередного сомножител , хранимого в регистре t, а в качестве множител  - старшие п разр дов произведени  пре-, дыдущего цикла, поступающие с выхода 30 элемента 9 задержки через коммутатор 5 настроенный сигналом Y17) на входы множител  блоков 2„ Таким образом , начина  с второго такта каждого из (т-2) циклов., в блоках 2 производ тс  операции, аналогичные первым п тактам работы устройства, причем на входы множител  блоков 2 поступает по одному разр ду, начина  с младших значение произведени  предыдущего цикла, вычисл емое одноразр дным сумматором 8 из информации, хранимой в регистрах б и 7 (в первом такте каждого из (т-2) циклов младший разр д этого произведени  записываетс  в элемент 9 задержки), а на входы множимого блоков 2 поступает значение очередного сомножител  с выходов 24 регистра 1 множимого.

В (п+1)м такте каждого из (т-2) циклрв значение старших п разр дов получившегос  нового произведени  в двухр дном коде записываемс  с выходов 25 и 26 блоков 2 в регистры 7

и 6 соответственно, а также производитс  (кроме (п+1)-го такта последнего (т-2)-го цикла) обнуление регистров 3 и 4 и загрузка значени  очередного сомножител  в регистр 1. В (п+1)-м такте (т-2)-го цикла производитс  запись старших п разр дов произведени  п А- в двухр дном коде

i«r J

с выходов 25 и 26 блоков 2 в регистры 7 и 6, а также в соответствующие регистры 3 и 4. На третьем этапе выполн ютс  еще п тактов, в течение которых из устройства осуществл етс  вывод старших п разр дов результата с контролем, подобно последним тактам в основном режиме умножени  двух сомножителейо

Вывод 2-п разр дного значени  произведени  А осуществл етс  в

J

устройстве следующим образом: младшие п разр дов вывод тс  через первый информационный выход 21 устройства по одному разр ду в каждом такте (т-2)-го цикла, начина  с второго, такта, а старшие п разр дов - либо через первый 21, либо через второй информационные выходы устройства по одному разр ду в каждом из п последних тактов работы устройства (на третьем этапе работы устройства). При этом одновременно с выводом п старших разр дов результата можно осуществл ть контроль работоспособности узлов и блоков устройства путем сравнени  в узле 10 значений каждого из п старших разр дов результата , формируемых параллельно одно разр дным сумматорам 8 и блоками 2 независимо друг от друга. Выдача сигнала ошибки на выход 23 контрол  устройства разрешаетс  подачей управл ющего сигнала Y16. Вход 20 коррекции устройства может и в этом режиме работы быть использован дл  округлени  результата и введени  необходимой коррекции по знакам при умножении чисел в дополнительном

коде.

Claims (1)

1. Формула изобретени 

   Устройство дл  умножени  по авт.

   св. № 888109,о тличающеес 

   0

   0

   тем, что, с целью повышени  достоверности результата вычислений устройства , в него введены два регистра промежуточного результата, коммутатор, одноразр дный сумматор, элемент задержки , узел сравнени  и элемент И, причем выход младшего разр да каждого из п блоков вычислени  разр дных значений произведени  группы, кроме первого, соединен с соответствующим разр дом информационного входа первого регистра промежуточного результата , выход старшего разр да - с

   ,. соответствующим разр дом информационного входа второго регистра промежуточного результата, информационные выходы первого и второго регистров промежуточного результата соединены соответственно с входами первого и второго операндов одноразр дного сумматора, выход результата которого соединен с информационным входом элемента задержки, выход которого сое5 динен с первыми информационными входами узла сравнени  и коммутатора, выход узла сравнени  соединен с первым входом элемента И, выход которого  вл етс  выходом контрол  устройства , выход первого буферного регистра второй группы соединен с вторым информационным входом узла сравнени , второй информационный вход коммутатора подключен к входу множител  устройства , управл ющий вход коммутатора подключен к входу задани  режима работы устройства,выход коммутатора соединен с вторыми входами блоков вычислени  разр дных значений произведени 

   группы, выход элемента задержки  вл етс  соответственно вторым информационным выходом устройства, установочные входы и входы записи первого и втбро- го регистров промежуточного результата подключены соответственно к второму

   0

   5

   5

   0

   установочному входу и второму входу записи устройства, установочный вход и вход записи счетчика - соответственно к второму установочному входу и второму входу записи устройства, второй вход элемента И - к входу стро. бировани ,устройства.