SU1662004A1

SU1662004A1 - Преобразователь двоично-дес тичного кода в двоичный

Info

Publication number: SU1662004A1
Application number: SU884406544A
Authority: SU
Inventors: Владимир Петрович Тукаль; Александр Антонович Шостак
Original assignee: Предприятие П/Я М-5339
Priority date: 1988-04-08
Filing date: 1988-04-08
Publication date: 1991-07-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл быстрого преобразовани дес тичных чисел в двоичные. Целью изобретени вл етс повышение быстродействи . Поставленна цель достигаетс тем, что в преобразователе, содержащем входной регистр 1, блоки 2 пам ти, первый и второй блоки 3, 5 суммировани и промежуточный регистр 4, адресные входы блоков пам ти соединены с выходами K старших тетрад подгрупп тетрад регистра 1, а выходы блока 5 суммировани соединены с входами блока 3 суммировани , что обеспечивает умножение на 10^K. 2 ил. 2 табл.

Description

о о го о о N

Изобретение относитс к вычислительной технике и может быть использовано дл быстрого преобразовани дес тичных чисел в двоичные,

Целью изобретени вл етс повышение быстродействи .

На фиг.1 приведена структурна схема предлагаемого преобразовател двоично- дес тичного кода в двоичный; на фиг.2 - преобразователь 16-разр дного входного кода при ,т 2, р 8, 0 1.

Преобразователь содержит входной регистр 1, блоки 2 пам ти, первый блок 3 суммировани , промежуточный регистр А, второй блок 5 суммировани , информационный вход б устройства, управл ющий 7 и тактовый 8 входы преобразовател и выход 9.

В блоках 2 пам ти по определенным адресам хран тс суммы двоичных эквивалентов К старших тетрад (К 1,2,...) соответствующей подгруппы тетрад преобразуемого кода, на которые условно разбит регистр 1. Регистр 1 разбит на m

подгрупп ( m , где п -число разр дов 8К

входного кода). Блок пам ти может объедин ть выходы старших тетрад нескольких подгрупп.

Первый блок 3 суммировани осуществл ет преобразование (Q + С)-р дного кода в S-р дный, где G - количество единичных оазо дов в двоичном представлении веса 10к/2. Р дность кода, формируемого на входах блока 3 суммировани , обь сн етс тем, что на первую группу входов поступает m сумм двоичных эквивалентов К старших тетрад подгрупп соответствующих групп, хранимых в блоках 2 пам ти. На входы второй группы входов поступает код, сформированный в блоке 5 суммировани и сдвинутый на число разр дов, соответствующее номерам единичных оазр дое в двоичном представлении веса 10к/2. Например , если К 1, 101/2 5 101 и сдвиг осуществл етс на один и три разр да.

Сдвиг осуществл етс в сторону старших разр дов (сложение сдвинутого кода на один и на три разр да в сторону старших разр дов, равносильно умножению этого кода на дес ть).

Второй блок 5 суммировани производит преобразовани S-р дного кода, сформированного на выходе блока 3 суммировани ихранимого в регистре4, в однор дный код. Этот блок может быть реализован на быстродействующих сумматорах с ускоренным образованием переноса.

Преобразователь работает следующим образом

Пусть в исходном состо нии в регистре 1 узла хранитс двоично-дес тичный код преобразуемого числа, а регистр 4 обнулен. Тогда в первом такте работы устройства

осуществл етс следующее действие. На выходах блоков 2 пам ти образуютс значени сумм двоичных эквивалентов старших тетрад подгрупп соответствующих групп, которые образуют Q-разр дный код, посту0 пающий далее на первую группу входов первого блока 3 суммировани . На выходы второй группы входов блока 3 (при К 1 со сдвигом на один разр д на один вход и на второй со сдвигом на три разр да в сторону

5 его старших разр дов) поступает однор дный код, сформированный в блоке 5 суммировани (в первом такте его значение равно нулю). Далее с помощью блока 3 суммировани (Q + 2)-р дный код преобразуетс в

0 S-р дный, который по приходу второго синхроимпульса с разрешени потенциала на входе 8 устройства записываетс в регистр 4. Одновременно с записью информации в регистр 4 по этому же синхроимпульсу про5 исходит сдвиг содержимого регистра 1 на К дес тичных разр дов в сторону его старших разр дов. На этом первый такт преобразовани заканчиваетс .

Во втором такте работы устройства од0 новременно с чтением следующих двоичных эквивалентов из блоков 2 пам ти происходит преобразование S-р дного кода в однор дный вторым блоком 5 суммировани , результат этого преобразовани подаетс

5 на вторую группу входов первого блока 3 суммировани . По окончании переходного процесса в блоке 3 и по приходу третьего синхроимпульса с разрешени потенциала на входе 8 устройства результат преоб0 разовани записываетс в регистр 4. Одновременно с записью информации в регистр 4 по этому же синхроимпульсу происходит сдвиг содержимого регистра 1 на К дес тичных разр дов в сторону его старших

5 разр дов.

Аналогичным образом выполн ютс все последующие такты работы устройства, число которых определ етс количеством тетрад в подгруппах каждой группы тетрад.

0 Мен количество тетрад в подгруппах можно таким образом регулировать скорость и аппаратурные затраты, необходимые на реализацию устройства преобразовани , что вл етс достоинством предлагаемого уст5 ройства.

Пример. Преобразование двоично-дес тичного кода 1001 1000 0111 0110(2) 9876(ю) в двоичный код. Предполагают, что тетрады регистра 1 образуют одну группу, котора содержит две подгруппы (т 2),

кажда из которых содержит по две тетрады . Результат на выходе первого блока 3 суммировани формируетс в 2-р дном коде (S 2),

Структурна схема такого устройства приведена на фиг.2. В регистре 1 преобразуемого кода указано значение исходного кода. Группа блоков 2 пам ти в данном случае может быть объединена в один блок пам ти с одной группой выходов. Пример приведен дл такой реализации.

Значение разр дов, подаваемых в 1-м такте на адресные входы блока 2 пам ти, приведено в табл.1.

Процесс преобразовани в устройстве двоично-дес тичного кода 1001 1000 0111 0110 в двоичный код приведен в табл.2.

Claims

Формула изобретени Преобразователь двоично-дес тичного кода в двоичный, содержащий входной регистр , состо щий из тетрад, объединенных

в m подгрупп (m - , где п - разр дность оК

входного кода, а К - целое число); группу из Q 4 mK/p блоков пам ти, где р - число

адресных входов блока пам ти первый и второй блоки суммировани и промежуточный регистр информационные входы которого соединены с выходами первого блока суммировани , перва группа входов которого соединена с выходами соответствующих блоков пам ти группы, выходы второго блока суммировани вл ютс выходами преобразовател , информационные входы которого соединены с информационными входами входного регистра, вход записи которого соединен с управл ющим входом преобразовател и входом сброса промежуточного регистра, вход записи которого соединен с тактовым входом преобразовател и входом сдвига входного регистра, отличающийс тем, что с целью повышени быстродействи , в нем адресные входы блока пам ти группы соединены с выходами К старших тетрад соответствующих подгрупп входного регистра, выходы второго блока суммировани соединены с вторыми входами первого блока суммировани со сдвигом на R разр дов в сторону старших разр дов, где R - номера единичных разр дов в двоичном представлении веса 10к/2

Таблица 1

Таблица 2

i9

Фиг.1

О

I