SU1662005A1 - Преобразователь двоичного кода в двоично-дес тичный код - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении преобразователей двоичного кода в двоично-дес тичный, в двоично-дес тично-шестидес тиричный, в двоично-дес тичный код секунд, минут, градусов, дл  преобразовани  двоичных кодов с масштабированием. Цель изобретени  - расширение класса решаемых преобразователем задач за счет обеспечени  возможности преобразовани  в двоично-дес тично-шестидес тиричный код при одновременном упрощении преобразовател . Цель достигаетс  тем, что в преобразователе, содержащем блок 1 управлени  и накапливающий сумматор 2, последний состоит из N/7 каскадов 3 (N - максимальное число преобразуемых разр дов кода), каждый из которых содержит триггер 4 управлени , коммутатор 5, сумматор 6, табличный преобразователь 7, регистр 8 числа, элемент И 9, а блок 1 управлени  содержит формирователь 10 входных сигналов, триггер 11, элемент И 12, счетчик 13, дешифратор 14 команд, одновибратор 15, формирователь 16 выходных сигналов. 1 з.п. ф-лы, 3 ил.

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении преобразователей в двоично-дес тичный код, дл  преобразовани  двоичных кодов с масштабированием .

Целью изобретени   вл етс  расширение класса решаемых задач за счет обеспечени  возможности преобразовани  в двоично-дес тично-шестидес тиричный код при одновременном упрощении устройства .

На фиг.1 изображена структурна  схема предлагаемого преобразовател ; на фиг.2 - временна  диаграмма работы преобразовател ; на фиг.З - структурна  схема табличного преобразовател .

Преобразователь двоичного кода в двоично-дес тичный содержит блок 1 управлени , накапливающий сумматор 2, со сто щий из 3 каскадов, каждый из которых содержит триггер 4 управлени , коммутатор 5, сумматор 6, табличный преобразователь 7, регистр 8 и группу элемента И 9.

Блок 1 управлени  состоит из формировател  10 входных сигналов, формирующего импульс по переднему фронту строба разрешени  записи, триггера 11, элемента И 12, счетчика 13, дешифратора 14, одно- вибратора 15 и формировател  16 выходных сигналов. Информационные выходы каскадов преобразовани   вл ютс  информационными выходами 17 накопительного сумматора и преобразовател . Информационные входы каскадов преобразовани   вл ютс  информационными входами 18 преобразовател  и накопительного сумматора . Блок 1 управлени  имеет тактовый вход 19, вход 20 пуска преобразовани , управл ющий вход 21, вход 22 сброса, вход 23 окончани  преобразовани , выход 24 разрешени  записи, установочный выход 25, тактовый выход 26, управл ющий выход 27, выход 28 окончани  преобразовани . Блок 1 управлени  в зависимости от типа входного кода, ви- да преобразовани  формирует в каждом такте преобразовани  дл  каждого каскаи

-

да преобразовани  код команд преобразовани . Закон преобразовани  задаетс  по управл ющему входу 21.

Триггер 4 обеспечивает управление работой каскадом преобразовани , а именно устанавливает регистр 8 или в режим хранени , или в режим записи, совместно с табличным преобразователем 7 формирует признак окончани  работы, разрешает 10 прохождение разр дов двоичного кода через коммутатор 5 на вход сумматора 6, поступающих или с регистра 8. или с входа каскада.

Коммутатор 5 обеспечивает коммута15 цию семи разр дов двоичного кода, поступающих на его входы или с выхода регистра 8, или с входа каскада. Управление осуществл етс  по импульсу разрешени  записи, поступающего на его управл ющий вход с 20 входа каскада. Единичный уровень с триггера 4 управлени , поступающий на опросный вход коммутатора, разрешает работу последнего. При нулевом уровне с триггера 4 управлени  на выходе коммутатора фор25 мируетс  нулева  информаци . Выходы п ти старших разр дов коммутатора 5 подключены к сумматору 6, а двух младших разр дов - к входам табличного преобразовател  7.

30 Сумматор 6 обеспечивает суммирование п ти старших разр дов данного каскада с п тью однозначными разр дами, поступающими от последующего старшего каскада. Кроме того, обеспечивает коррекцию и фор35 мирует на своих выходах: на втором выходе числа кратные: 2 -1001 - при двоично- дес тичном преобразовании, 2 к -бО1 - при двоично-дес тично-шестидес тиричном; на первом выходе двоичный код вида:

40 -1001 1 -2() Г(22..,2е)-придвоично-дес тичном преобразовании, 60 ) 7 (2 ...2 - при двоично-дёс тично-шестидес тирич- ном, где К - номер каскада преобразовани ; t - номер такта преобразовани ,

45 причем 2 1 1, отрицательна  степень числа 2 указывает на то, что данный каскад закончил свою работу. Вид преобразовани 

двоично-дес тичный или двоично-дес тично-шестидес тиричный определ етс  управл ющим входом сумматора 6.

Табличный преобразователь 7 при К t производит разложение семиразр дного двоичного кода, поступающего на его входы:

два младших разр да на второй вход с выхода коммутатора 5;

п ть старших разр дов на первый вход с первого выхода сумматора б на две составл ющие;

первую составл ющую, кратную в каждом такте преобразовани  числу 1001;

вторую составл ющую, содержащую п ть старших р зр дов предыдущей младшей тетради.

В общем случае данные составл ющие описываютс  выражени ми вида:

перва  составл юща  - составл юща  В: В 100 .2() 7 (2°...2е) - при двоично-дес тичном преобразовании; В 60-2() 7 (2°...2б) - при двоично-дес тично-шестидес тиричном преобразовании;

втора  составл юща  - составл юща  С: С -2() 7 (22...26) - при двоично-дес тичном преобразовании; С 60t-T .)- 7 (22 2s) - при двоично-дес тично-шестидес тиричном преобразовании .

При К t - табличный преобразователь данного каскада осуществл ет преобразование в двоично-дес тичный код,

Выбор вида преобразовани  осуществл етс  двухразр дным кодом, поступающим на его управл ющий вход с управл ющего входа каскада преобразовани .

Кроме того, .табличный преобразователь 7 анализирует двоичный код по входу на предмет формировани  признака окончани  работы тетрады. При наличии на его входе нулевой информации на выходе 2 формируетс  положительный потенциал, что означает окончание работы каскада.- Признак окончани  преобразовани  формируетс  также и при наличии на его опросном входе отрицательного потенциала с триггера 4 управлени  независимо от содержани  информации на его информационных входах.

Регистр 8 предназначен дл  накоплени  двоичных эквивалентов, поступающих на его,информационные входы с информационного выхода табличного преобразовател  вила В 100Т 2() 7(2°...2б) или В 60 -2(к- -1) (2°...2е). В последнем такте работы каскада, когда К t, с информационного выхода табличного преобразовател  7 в регистр 8 числа записываетс  двоично- дес тичный код вида или 100 (2 ,...2 , 2°-101...23 101) или (2°,...23, 2°- Ю1,

5 2° -tO, 22 -10).

Группа элементов И 9 обеспечивает подключение преобразованного числа на выход преобразовател . Каскад преобразовани  обеспечивает преобразование

10 семиразр дного двоичного кода или в двоично-дес тичный код либо в двоично-дес тично-шестидес тиричный .

Работа накопительного сумматора осуществл етс  по тактам. Врем  преобразо15 вани  двоичного кода определ етс  выражением вида

т- n-1 T

Т- ц,

0 где Т 1, целое число - врем  преобразовани  кода;

TI - период тактовых импульсов; п - количество разр дов входного преобразуемого кода.

5 Преобразование двоичного кода каскад осуществл ет следующим образом. Табличный преобразователь 7 производит разложение входного семиразр дного двоичного кода на две составл ющие. Код

0 разр дов первой составл ющей, кратный 100 или 60 -2() запоминаетс  в регистре 8 дл  дальнейшего преобразовани , а код разр дов второй составл ющей с выхода табличного преобразовател 

5 старшего каскада поступает на второй вход сумматора 6 предыдущего младшего каскада, где производитс  суммирование с 5-ю старшими разр дами данного каскада , поступающими с первого выхода

0 коммутатора 5 на первый вход сумматора 6. Одновременно производитс  коррекци  суммы. Числа, кратные 1001 , 2 60 , с второго выхода сумматоров б поступают на третий вход табличного

5 преобразовател  последующей старшей тетрады, где участвуют в формировании кода сотен старшей тетрады. Входной семиразр дный код, поступающий с информационного входа тетрады на второй вход

0 коммутатора 5, при наличии положительного потенциала импульса разрешени  записи на первом входе коммутатора, поступает на выходы коммутатора; при наличии отрицательного потенциала на первом входе ком5 мутатора на выход поступает информаци  с регистра 8.

Триггер 4 устанавливаетс  по первому входу в разрешающее положение импульсом , а положительный потенциал с его выхода 25 разрешает прохождение разр дов кода с коммутатора 5 и табличного преобразовател  7 и устанавливает регистр 8 в режим параллельного ввода. В совокупности триггеры 4 образуют регистр сдвига. Количество рабочих тактов каскада преобразовани  равно номеру каскада, т.е. первый младший каскад заканчивает свою работу после первого такта, начина  с момента прихода импульса с входа 20 пуска преобразовани , второй каскад -- после второго такта, К-  тетрада - после К-го такта. Очередным тактовым импульсом в триггер 4 каждого последующего каскада переписываетс  значение триггера 4 управлени  из каждого последующего каскада преобразовани .

Преобразование двоичных кодов в двоично-дес тичный , в двоично-дес тично-шестидес тиричный , в двоично-дес тичный код секунд, минут, градусов производитс  по одному и тому же алгоритму. Различие только в содержании программы, жестко заложенной в сумматоре 6 и табличном преобразователе 7.

Двухразр дный код управлени  с входа 21 поступает на вход дешифратора 14, который производит в каждом такте преобразовани  перекодировку дл  каждого каскада двухразр дного входного кода управлени  в двухразр дный код управлени  каскадом . Например, при преобразовании двоичного кода секунд в код секунд, минут, градусов:

в первом такте, где осуществл етс  преобразование в код минут, сумматор 6 осуществл ет коррекцию вида

2(K-t) 7 ,60t

О)

табличный преобразователь 7 первого каскада осуществл ет преобразование кода в двоично-дес тичный, табличные преобразователи 7 каскадов, начина  с второго, производ т разложение кода на две составл ющие вида

601.2(к-1-1)-7(20 2б)и 60t-i .jOt-t-D V.5)

во втором такте, где осуществл етс  преобразование в код градусов, первый каскад не участвует в преобразовании и его регистр 8 находитс  в режиме хранени , сумматор 6, начина  с второго каскада, осуществл ет коррекцию вида 60 7, табличный преобразователь второго каскада осуществл ет преобразование кода в двоично-дес тичный код. Табличные преоб

разователи 7, начина  с третьего, производ т разложение кода на две составл ющие вида;

в третьем такте, где осуществл етс 

5 преобразование двоичного кода градусов в двоично-дес тичный.

Первый и второй каскады не участвуют в преобразовании, их регистры 8 наход тс  в режиме Хранение, сумматор 6 тетрад,

10 начина  с третьей, осуществл ет коррекцию вида (1), Табличный преобразователь 7 третьего каскада осуществл ет преобразование в двоично-дес тичный код. Табличные преобразователи 7 тетрад, начина  с

15 четвертого, производ т разложение кода на две составл ющие вида.

Импульс пуска преобразовани , поступающий на вход пуска преобразовани  пре- образовател  и блока управлени ,

20 формируетс  по амплитуде формирователем 10 блока 1 управлени  и в качестве импульса разрешени  записи поступает на выход блока 1 управлени , вход разрешени  записи накопительного сумматора, вход

25 разрешени  записи каскада преобразовани  и на управл ющий вход коммутатора 5 каскада 3 преобразовани , разреша  тем самым прохождение разр дов кода с информационного входа каскада преобразовани 

30 на выход коммутатора 5. Одновременно импульс пуска преобразовани  своим передним фронтом запускает одновибратор 15 блока 1 управлени  и устанавливает триггер 11 в единичное состо ние, которое разре35 шает прохождение через элемент И 12 импульсов тактовой частоты, поступающих на второй вход элемента И 12 с входа 19 преобразовател  через формирователь 10. Сформированный по переднему фронту им40 пульса пуска преобразовани  одновибра- тором 15 импульс устанавливает триггеры 4 по входу 1 в единичное состо ние. На выходе триггеров 4 формируетс  единичный уровень, который разрешает прохож45 дение разр дов кода через коммутатор 5, разрешает работу табличного преобразовател  7 и устанавливает регистр 8 числа в режим записи, При t К табличный преобразователь преобразует двоичный код в

50 двоично-дес тичный. Код в сумматоре 6 в этом случае не формируетс . Табличный преобразователь 7 при t К производит разложение входного двоичного кода на две составл ющие В и С.

55 Импульсы тактовой частоты с выхода элемента И 12 поступают на второй счетный вход счетчика 13 и на тактовый вход каскада 3 преобразовани . Передним фронтом тактового импульса код В записываетс  в регистр 8. Задним фронтом тактового импульса в счетчик 13 блока 1 управлени  добавл етс  единица, а втриггер4управлени  записываетс  значение, поступающее на его второй вход с выхода триггера 4 предыдущего младшего каскада. В первом такте в триггер 4 управлени  первого младшего каскада задним фронтом тактового импульса записываетс  нулевое значение, т.е. триггер 4 управлени  устанавливаетс  в исходное состо ние и первый каскад в процессе преобразовани  больше не участвует, на втором выходе табличного преобразовател  7 формируетс  признак окончани  преобразовани . Регистр 8 устанавливаетс  в режим Хранение, коммутатор 5 формирует на выходе нулевую информацию.

После преобразовани  всех разр дов на вторых выходах табличных преобразователей 7 всех каскадов накопительного сумматора , которые объединены монтажной ИЛИ. по витс  положительный потенциал, который  вл етс  признаком окончани  преобразовани .

Признак окончани  преобразовани  поступает на управл ющий вход элементов И 9 всех каскадов и таким образом подключит преобразованное число к выходу преобразовател , кроме того, признак окончани  преобразовани  поступает на вход формировател  16, где формируетс  по амплитуде и длительности и поступает на выход преобразовател , сообща  тем самым потребителю о готовности преобразованного кода.

После окончани  работы последней тетрады задним фронтом импульса триггера 4 управлени  по входу 22 блока 1 vпpaвлeни  производитс  сброс триггера 11 и счетчика 13, и цикл преобразовани  заканчиваетс  Следующее слово обрабатываетс  аналогичным образом.

Claims (2)

1. Формула изобретени  1, Преобразователь двоичного кода в двоично-дес тичный код, содержащий блок управлени , двоично-дес тичный накапливающий сумматор, вход разрешени  записи которого соединен с выходом разрешени  записи блока управлени , тактовый выход которого соединен с тактовым входом накапливающего сумматора , вход разрешени  записи которого соединен с установочным выходом блока управлени , вход пуска которого  вл етс  входом пуска преобразовател , выход окончани  преобразовани   вл етс  выходом окончани  преобразовани  преобразовател , отли чающийс  тем, что, с целью расширени  класса решаемых задач за счет обеспечени  возможности преобразовани 

   в двоично-дес тично-шестидес тиричный код при одновременном упрощении устройства , в нем накапливающий сумматор состоит из К п/7 каскадов, (где п -- разр дность 5 входного кода), каждый из которых содержит триггер управлени , коммутатор, сумматор , табличный преобразователь, регистр и группу элементов И, выходы которых соединены с первыми информаци0 онными выходами каскада, тактовые входы всех каскадов соединены с тактовым выходом блока управлени , вход окончани  преобразовани  которого соединен с выходом окончани  преобразова5 ни  каскадов, входы разрешени  записи которых соединены с выходом разрешени  записи блока управлени , управл ющий выход которого соединен с входами выбора закона преобразовани  каскадов, информа0 ционные входы которых соединены с информационным входом преобразовател , тактовый и управл ющий входы которого соединены с соответствующими входами блока управлени , вход сброса которого

   5 соединен с выходом сброса первого каскада , второй информационный выход 1-го каскада (i 1:K-1) соединен с вторым информационным входом (iM)-ro каскада, выходы переноса i-ro каскада соединены с

   0 входами переноса (i- 1)-го каскада, управл ющий выход i-ro каскада соединен с управл ющим входом (i-1)-ro каскада, причем в каждом из каскадов первые входы элементов И соединены с выходами

   5 регистра и первыми информационными входами коммутатора вторые информационные входы которого соединены с первыми информационными входами каскада, вход разрешени  записи которого соеди0 нен с управл ющим входом коммутатора, первый информационный выход которого соединен с первым входом сумматора, второй вход которого соединен с вторым информационным входом каскада а вход

   5 опроса сумматора соединен с управл ющим входом каскада и управл ющим входом табличного преобразовател  первые информационные входы которого соединены с первыми выходами сумматора, вторые

   0 выходы которого  вл ютс  выходами переноса каскада, выход окончани  преобразовани  которого соединен с первыми выходами табличного преобразовател  и вторыми входами группы элементов И,

   5 вторые выходы коммутатора соединены с вторыми входами табличного преобразовател , вход опроса которого соединен с выходом управл ющего триггера,  вл ющегос  управл ющим выходом каскада, входом опроса коммутатора и входом записи

   регистра, информационные входы которого соединены с вторыми выходами табличного преобразовател , синхровход и установочный вход управл ющего триггера соединены соответственно с тактовым и установочным входами каскада, управл ющий вход которого соединен с информационным входом управл ющего триггера.
2. 2. Преобразователь поп.1, от л и ч а ю- щ и и с   тем, что в нем блок управлени  содержит формирователь входных сигналов , формирователь выходных сигналов, триггер, элемент И, счетчик, дешифратор и одновибратор, выход которого  вл етс  установочным выходом блока управлени , а вход соединен с первым выходом формировател  входных сигналов, с единичным входом триггера и выходом разрешени  записи блока управлени , вход сброса которого соединен с входом сброса триггера, выход которого соединен с первым входом элемента И и управл ющим входом счетчика, счетный вход которого соединен с выходом элемента И и тактовым выходом блока управлени , управл ющий вход которого соединен с управл ющим входом дешифратора , информационный вход которого соединен с выходом счетчика, а выходы

   дешифратора  вл ютс  управл ющими выходами блока управлени , тактовый вход и вход пуска которого соединены соответственно с первым и вторым входами формировател  входных сигналов, второй выход

   которого соединен с вторым входом элемента И, вход и выход окончани  преобразовани  блока управлени  соединены соответственно с входом и выходом форми- оовател  выходных сигналов.

   19 20

   J L

   .

   (Риг. 2

   П