SU1679552A1 - Элемент пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к схемам оперативней и сверхоперативной бипол рной пам ти в интегральном исполнении. Целью изобретени   вл етс  повышение быстродействи  элемента пам ти. Дл  этого в элемент пам ти введен разв зывающий диод 14с. соответствующими св з ми. В режиме выборки диод 14 закрываетс , а состо ние элемента пам ти поддерживаетс  током считывани , задаваемым транзистором 11 выборки. При переключении из состо ни  хранени  в состо ние выборки весь ток считывани  идет на перезар д емкостей только одного выбранного элемента пам ти . 2 ил.

Description

Mbw

: Ьыб.У

Изобретение относитс  к вычислительной технике, в частности к схемам оператив- ной и сверхоперативной бипол рной пам ти в интегральном исполнении. Целью изобретени   вл етс  повышение быстродействи  элемента пам ти,

На фиг.1 и 2 представлены варианты электрических схем элемента пам ти.

. Элемент пам ти содержит первый 1 и второй 2 запоминающие транзисторы, первый 3 и второй 4 нагрузочные элементы, смещающий резистор 5, первую шину.6 питани , первый 7 и второй 8 диоды св зи, первую 9 и вторую 10 разр дные шины, транзистор 11 выборки, первый 12 и второй, 13 входы выборки, разв зывающий диод 14, вторую шину 15 питани .

Элемент пам ти работает следующим образом.

В режиме хранени  транзистор 11 не коммутирует ток считывани  в триггер хранени , разность потенциалов в котором обеспечиваетс  протеканием тока хранени , задаваемого от второй шины 15 питани  через диод 14. Шины питани  6 и 15 могут быть общими дл  всего массива элементов пам ти в накопителе (допускают произвольное объединение по строкам и столбцам в матрице, включа  и одновременное обьединение и по строкам, и столбцам).

В режиме выборки в триггер хранени  транзистором 11 коммутируетс  ток считывани . В силу этого за счет падени  напр - жени  на резисторе 5 потенциалы коллекторов транзисторов 1 и 2 в выбранном элементе пам ти станов тс  меньше, чем в соседних, наход щихс  в режиме хранени . Соответственно, диод 14 в выбранном элементе пам ти запираетс , что предотвращает растекание тока считывани  в соседние. Запирание диода 14 приводит также и к отключению тока хранени , поступающего в выбранный элемент по второй шине 15 питани , но вместо тока хране- ни  в данном режиме разность потенциалов в триггере хранени  обеспечиваетс  протеканием тока считывани . Дл  поддержани  разности потенциалов требуетс  мала  дол  тока считывани , больша  часть которого протекает через диод 7(8) св зи в открытом плече триггера. Одной из функций диодов 7(8) св зи, таким образом,  вл етс  фиксаци  потенциала коллектора открытого транзистора 1(2) с целью предотвращени  глубокого насыщени  и сохранени  высокого быстродействи .

Выбранный элемент пам ти может служить дл  считывани  информации из него или дл  записи. Считывание и запись информации осуществл етс  по шинам 9 и 10

которые как и шины 6 и 15 питани  могут быть общими дл  всех элементов пам ти накопител , и объединение их по строкам или столбцам может производитьс  произвольным образом. Режимы считывани  или записи определ ютс  соответствующими сигналами по шинам 9 и 10.

Режим считывани  определ етс  тем, что по шинам 9 и 10 на анодах диодов 7 и 8

0 задаютс  одинаков ые по величине потенциалы считывани .

Дл  элементов пам ти, использующих диоды 7 и 8 дл  ограничени  падени  напр жени  в нагрузочных элементах 3 и 4 и пред5 отвращени  глубокого насыщени  транзисторов 1 и 2, известны два режима работы при выборке. В первом из них один диод 7(8) открыт, другой 8(7) заперт. Во втором режиме оба диода 7 и 8 открыты, а

0 логический перепад создаетс  за счет падени  напр жени  на внутреннем сопротивлении диода 7(8).

Второй режим  вл етс  предпочтительным , поскольку при нем снимаетс  прису5 щее первому ограничение на величину отношени  токов считывани  и хранени ,  вл ющегос  показателем быстродействи . При использовании указанного второго режима выборки возможно использование

0 вместо резисторов 5 в каждом элементе пам ти одной цепочки посто нного по величине смещени  дл  строки (или столбца) матрицы элементов пам ти.

Разность токов диодов 7 и 8  вл етс 

5 сигналом считывани , поступающим на вход усилител  считывани . В элементах пам ти , наход щихс  в режиме хранени , потенциалы на катодах диодов 7 и 8 существенно выше, чем в выбранном, поэ0 тому все диоды 7 и 8 в них заперты и не дают вклад в сигнал считывани ,

В режиме записи информации на одной из шин 9 или 10 (в зависимости от рода записываемой информации) потенциал по5 вышаетс  до величины потенциала записи. Это обеспечивает переброс триггера (перезапись информации) в случае, когда потенциал повышаетс  на аноде открытого диода 7(8): с помощью диода 7(8) потенциал логического О повышаетс  до тех пор, пока не

0 сравниваетс  с потенциалом логической 1, после чего триггер перебрасываетс . В случае, когда потенциал повышаетс  на аноде запертого диода 7(8) выбранного элемента пам ти, возможно только некоторое

5 повышение потенциала логической 1, переброса триггера не происходит (запись однородной информации в триггер).

Приведенное выше описание работы за вл емого элемента пам ти в статических

режимах относилось к варианту его выполнени  (фиг,1) с резисторами в качестве элементов , 3 и 4 нагрузки триггера хранени . Все сказанное относительно режимов работы и условий функционировани  справедливо и дл  случа  (фиг.2) использовани  р-п-р транзисторов в качестве элементов 3 и 4 нагрузки.

Claims (1)

1. Формула изобретени  Элемент пам ти, содержащий два запоминающих транзистора, транзистор выборки , два диода св зи, смещающий резистор, два нагрузочных элемента, первые выводы которых соединены с первым выводом смещающего резистора, второй вывод которого подключен к первой шине питани  элемента пам ти, к первой и второй разр дным шинам которого подключены аноды первоЧР

   го и второго диодов св зи соответственно, катоды которых соединены с вторыми выводами первого и второго нагрузочных элементов соответственно, коллекторами

   первого и второго запоминающих транзисторов соответственно и базами второго и первого запоминающих транзисторов соответственно , эмиттеры которых обьединены, база и эмиттер транзистора выборки  вл ютс  первым и вторым входами выборки элемента пам ти соответственно, отличающийс  тем, что, с целью повышени  быстродействи  элемента пам ти, он содержит разв зывающий диод, катод которого

   подключен к второй шине питани  элемента пам ти, а анод соединен с эмиттером первого запоминающего транзистора и коллектором транзистора выборки.

   ЗАЛ

   LW.Y