SU1700539A1 - Стабилизированный преобразователь посто нного напр жени - Google Patents

Abstract

Изобретение относитс  к электротехнике , в частности к технике маломощных преобразователей электрической энергии, и может быть использовано в качестве источника вторичного электропитани . Цель изобретени  - повышение КПД. В преобразователе имеетс  блок 1 управлени  с задающим узлом 2, формирующим пилообразное напр жение и синхронизирую

Description

Изобретение относитс  к электро- texHHKe, в частности к преобразовател м параметров электрической энергии при одновременной их стабилиза- |ции, и может быть использовано при про ектировании источников вторичного электропитани  радиоэлектронной аппаратуры небольшой мощности (до 20 Вт) и напр жении первичной сети В посто нного тока, а именно в слу- ча х повышенных требований к КПД в процессе преобразовани  и стабилизации .

Целью изобретени   вл етс  повышение КПД, а также исключение сквозных токов в транзисторах силового инвертора и стабилизаци  выходного напр жени  при изменении тока нагрузки или стабилизаци  выходного тока.

На фиг. 1 представлена схема ста- билизированного преобразовател  посто нного напр жени ; на фиг.2 и 3 то же, соответственно дл  устранени  сквозных токов и дл  стабилизации посто нного выходного напр жени  на Лиг. 4 - эпюры напр жений в характерных точках схемы.

Устройство содержит блок 1 управлени , состо щий из задающего узла 2, в состав которого вход т интегрирующа  RC-цепь З, включающа  в себ  резистор 4 и конденсатор 5, причем выхоД этой RC-цепи  вл етс  первым выходом задающего узла 2, и Дифференцирующа  цепь 6, выход которой  вл етс  вторым выходом задающего узла 2, из источника опорного напр жени , выполненного на стабилитроне 7, из широтно-импульс5

ного модул тора 8, выполненного на транзисторах 9 и 10, первом 11, втором 12, третьем 3 и четвертом 14 резисторах, из счетного триггера 15, первого 16, второго 17 логических элементов совпадени , например 2И-НЕ, первый 18 и второй 19 резистивные делители, первый 20, второй 21 ключевые транзисторы, .силовой инвертор 22, включающий в себ  два однотипных транзистора 23 и 2k и трансформатор 25 с первичной 25.1 и вторичной 25.2 обмотками, а также выпр митель с фильтром 26.

Между положительным и отрицательным входными выводами включены последовательно стабилитрон 7 и две ветви тока, в первую из которых вход т задающий узел 2, логические элементы 16 и 17 совпадени , которые соединены между собой по цеп м питани  параллельно, а также переход база - эмиттер транзистора 23, причем параллельно этому переходу включен переход коллектор - эмиттер транзистора 21. Втора  ветвь тока стабилитрона 7 состоит из цепи питани  триггера 14, широтно-импульсного модул тора 8 и последовательно соединенным с ней переходом база - эмиттер транзистора 24, параллельно которому подключен переход коллектор - эмиттер транзистора 20.

Задающий узел 2 выполнен на типовом генераторе пр моугольных колебаний , к выходу которого подключены интегрирующа  3 и дифференцирующа  6 RC-цепи.

Обща  точка стабилитрона 7 цепи питани  задающего узла 2 и логических элементов 16 и 17 совпадени  подключена к эмиттеру транзистора 9, к базе которого через резистор 11 подключен противоположный вывод стабилитрона 7, а через резистор 12 первый выход узла 2.

База и коллектор транзистора 10 через резисторы соответственно 13 и подключены к общей точке базы транзистора 2k и коллектора транзистора 20о Коллектор транзистора 10,  вл ющийс  выходом широтно- импульсного модул тора 8, подключен одновременно к первым входам логических элементов совпадени  2И-НЕ 16 и 17 вторые входы которых подключены соответственно к пр мому и инверсному выходам счетного триггера 15. Выход логического элемента 16 через резистивный делитель 18, а выход логического элемента 17 через резистивный делитель 19 подключены соответственно к базам транзисторов 20 и 21. Коллекторы транзисторов 23 и 2k подключены к крайним выводам первичной обмотки 25.1 , трансформатора 25, средн   точка которой подключена к входному выводу положительной пол рности.Втори на  обмотка 25.2 через выпр митель с фильтром 26 соединена с выходными выводами.

В устройстве (фиг.2) между выходами триггера 15 и вторыми входами логических элементов 16 и 17 совпадени  установлены резисторы 27 и 28 соответственно. К указанным входам логических элементов 16 и 17 подключены аноды диодов 29 и 30, катоды которых подключены соответственно к коллекторам транзисторов 23 и 2k.

В устройстве (фиг.З) со стабилизацией выходного напр жени  при изменении тока нагрузки в узле 31 обратной св зи, выполненном на операционном усилителе 32 к выходному выводу подключены источник 33 эталонного напр жени  и резистивный делитель 3 выходы которых подключены к входам диффренциального усилител  32. К выходу этого усилител  32 через эмит- терный повторитель на транзисторр 35 и токоограничительный резистор 36 подключен светодиод оптрона 37 фоторезистор которого использован в качестве резистора RC-цепи З.

Эпюры на фиг.k показывают: 38 - пр моугольное напр жение, формируемое в задающем узле 2; 39 - опорное напр жение (относительно входного вывода положительной пол рности), kQ - напр жение на выходе RC-цепи 3 (также относительно того же входного выхода), kl - напр жение на выQ ходе широтно-импульсного модул тора 8; k2 - напр жение на пр мом выходе тоиггера 15} 3 - напр жение на инверсном выходе триггера 15, kk - напр жение на выходе элемента 2И-НЕ 16,

5 4 5 -. напр жение на выходе элемента 2И-НЕ 17; 46 - напр жение на обмотке 25.2 трансформатора 25; kj - напр жение на входе элемента 2И-НЕ 16 с стороны триггера 15 в режиме наименьшего напр жени  питани ; 48 - напр жение на входе элемента 2И-НЕ 17 с стороны триггера 15 в режиме наименьшего напр жени  питани ; 49 - напр жение на обмотке 25.2 трансформатора 25 в режиме наименьшего напр жени  питани .

Стабилизированный преобразователь работает следующим образом.

От первого входного вывода питао ни  положительной пол рности через стабилитрон 7 протекает суммарный ток потреблени  задающего узла 2, широтно-импульсного модул тора 8, триггера 15 и логических элементов совпадени  2И-НЕ 16 и 17. Ток стабилитрона 7 через цепи питани  перечисленных элементов раздел етс  на две ветви. В первую вход т задающий узел 2 и логические элементы 16

0 и 17. а во вторую - широтно-импульс- ный модул тор 8 и триггер 15. Ток первой ветви замыкаетс  на второй входной вывод питани  (отрицательной пол рности через база-эмиттер.ный

5 переход транзистора 23 либо иерез переход коллектор-эмиттер транзистора 21 в зависимости от состо ни 

0

5

5

выхода логического элемента 17. Соответственно5 ток второй ветви замыкаетс  на второй входной вывод питани  через база-эмиттерный переход транзистора 2k, либо переход коллектор-эмиттер транзистора 20 в зависимости от состо ни  выхода логического элемента 16.

В исходном состо нии на выходах логических элементов 16 и 17 имеетс  напр жение логической единицы и, так как эти выходы через резистивные

делители 18 и 19 соединены с базами транзисторов 20 и 21, оба эти транзистора открыты. Токи указанных ветвей проход т через транзисторы 20 и 21.

В задающем узле 2 формируетс  пр моугольное напр жение 38 (фиг.А), которое используетс  дл  получени  „, пилообразного напр жени  kG посреД- ством интегрирующей RC-цепи З и дл  переключени  триггера 15, осуществл емого через дифференцирующую цепь 6 На выходе триггера 15 получаютс  та;юке пр моугольные импульсы, но меньшей частоты относительно походного пр моугольного напр жени  38. Пилообразное напр жение 0, макт сИмальный уровень которого приходитс не середину полупериодов выходных напр жений триггера 15, прикладываетс  к базе транзистора 9 широтно- икпульсного модул тора 8 через резистор 12. Через резистор 11 на эту базу поступает опорное напр жение 39 дЛ  сравнени  затем с пилообразным напр жением 40 (фиг.), уровень переменной и посто нной составл ющих которого пропорционально зависит от входного напр жени . В моменты времени, когда пилообразное напр жение превышает по абсолютной ве- опорное, транзистор 9 закры- , а транзистор 10 открываетс , его базовый ток проходит через резистор 13 и широтно-импульсный модул тор 8 формирует широтно-модули- рфванный сигнал, выдел емый в виде лфгической единицы, на резисторе 1 (эпюры М). В результате логического сложени  и инвертировани  элементами 16 и 17 напр жений А1, 2 и A3, вырабатываемых широтно-импульсным модул тором 8 и триггером 15 создаютс  попеременном логические нули (эпю ры kk и 5) . Транзисторные ключи 20 и 21, базовые токи которых на врем  по влени  логических нулей исчезают попеременно выключаютс .

Дополнительна  функци  устройства - задержка операции логического с жени  пр моугольного напр жени  с ши ротно-модулированным сигналом до спадани  к нулю коллекторного тока выключаемого транзистора 23 или 2k инвертора 2, реализуетс  (йиг.2) за счет того, что выходы триггера 15 подключены к входам логических элементов 16 и 17 через резисторы 27 и 29 и одновременно эти входы через диоды 29 и 30 подключены к коллекторам транзисторов 23 и 2k. До- тех пор, пока любой из этих транзисторов включен (например 23), другой транзистор 2k не сможет включитьс  потому, что несмотр  на по вление логической единицы на выходе триггера 15, соединенном с логическим элементом 16, управл ющим другим транзистором 24 через ре- зистивный делитель 18 и транзистор 20, она не может достигнуть входа этого логического элемента (эпю- РУ 7), так как через не успевший еще заперетьс  транзистор 23 и диод 29, подключенный к его коллектору, на указанном входе логического элемента 16 искусственно подде ржива- етс  логический нуль. Аналогично задерживаетс  по вление логической единицы на входе другого логического элемента 17, управл ющего транзистором 23, который должен включитьс  в следующем полупериоде. Через транзистор 2k, еще удерживающийс  во включенном состо нии из-за протекающего в нем процесса рассасы- CQ вани , и подключенный к его коллектору диод 30 подготовленна  триггером 15 логическа  единица ограничиваетс  (эпюра kQ) на резисторе 28, включенном между данным выходом

Прекращение тока через любой из транзисторов 21 и 20 приводит к пе- реключению тока первой или второй вет- ,вей тока стабилитрона 7 на переход база-эмиттер транзистора 23 либо соот- 55 триггера и логическими элементом 17. вфтсгвенно транзистора 2k. Токи че- Усовершенствование устройства р$з эти транзисторы окажутс  таким образом модулированными по скважности . Выходное напр жение статического

(фиг.З) позвол ет достичь на выходных выводах поддержание стабилизируемого параметра с большей томно

5

0

5

45

преобразовател , снимаемое с выпр мител  с фильтром 26, будет стабилизировано при изменении входного напр жени , так как скважность импульсов, широтно-импульсного модул тора 8 и импульсов напр жени  k6 на вторичной обмотке 25.2. трансформатора 25 из-; мен ютс  пропорционально текущему уровню входного напр жени  от первичного источника.

Дополнительна  функци  устройства - задержка операции логического сложени  пр моугольного напр жени  с ши- ротно-модулированным сигналом до спадани  к нулю коллекторного тока выключаемого транзистора 23 или 2k инвертора 2, реализуетс  (йиг.2) за счет того, что выходы триггера 15 подключены к входам логических элементов 16 и 17 через резисторы 27 и 29 и одновременно эти входы через диоды 29 и 30 подключены к коллекторам транзисторов 23 и 2k. До- тех пор, пока любой из этих транзисторов включен (например 23), другой транзистор 2k не сможет включитьс  потому, что несмотр  на по вление логической единицы на выходе триггера 15, соединенном с логическим элементом 16, управл ющим другим транзистором 24 через ре- зистивный делитель 18 и транзистор 20, она не может достигнуть входа этого логического элемента (эпю- РУ 7), так как через не успевший еще заперетьс  транзистор 23 и диод 29, подключенный к его коллектору, на указанном входе логического элемента 16 искусственно подде ржива- етс  логический нуль. Аналогично задерживаетс  по вление логической единицы на входе другого логического элемента 17, управл ющего транзистором 23, который должен включитьс  в следующем полупериоде. Через транзистор 2k, еще удерживающийс  во включенном состо нии из-за протекающего в нем процесса рассасы- CQ вани , и подключенный к его коллектору диод 30 подготовленна  триггером 15 логическа  единица ограничиваетс  (эпюра kQ) на резисторе 28, включенном между данным выходом

30

35

40

55 триггера и логическими элементом 17. Усовершенствование устройства

триггера и логическими элементом 17. Усовершенствование устройства

(фиг.З) позвол ет достичь на выходных выводах поддержание стабилизируемого параметра с большей томно

стью при воздействии на него других дестабилизирующих факторов (например , тока нагрузки при стабилизации напр жени , или наоборот, напр жени  при стабилизации тока). В примере конкретной реализации (фиг.З) стабилизируетс  напр жение. Здесь действует обратна  св зь с нагрузки. С помощью узла 31 стабилизируемый параметр сравниваетс  с заданным его значением и производитс  дополнительно к описанным процессам управление фоторезистором k оптрона 37 проводимость которого зависит от степени отклонени  выходного напр жени  от номинального значени .

В предлагаемом преобразователе экономитс  электрическа  энерги , расходуема  на внутренние нужды: получение опорного и пилообразного напр жени , придание последнему амплитудной зависимости от уровн  входного напр жени , Формирование широтно-модулироваиного сигнала с скважностью, пропорциональной входному напр жению, поочередной коммутации в цепь тока источника опорного напр жени  (стабилитрона) управл ю- шей цепи (база-эмиттерного перехода ) одного из транзисторов двухтактного силового инвертора - достигаетс  общим током источника опорного напр жени  (стабилитрона).

Устранение сквозных токов в транзисторах силового инвертора также достигаетс  без дополнительных затрат электрической энергии. Автоматически выполн емые операции задержки логического сложени  пр моугольны напр жений с широтно-модулированны- ми сигналами производ тс  пассивными элементами (резисторы 27 и 28, диоды 29 и 30 совместно с транзисторами силового инвертора) в процессе их работы по основному назначению.

При стабилизации выходного параметра с использованием обратной св зи с нагрузки достигаетс  дополнительное полезное свойство: улучшаютс  динамические характеристики при всплесках и провалах входного напр жени . В самом деле при изменении входного напр жени  отслеживаетс  ширина управл ющих импульсов за счет непосредственного изменени  амплитуды пилообразного напр жени  без участи  обратной св зи, благодар 

5

0

5

0

0

5

5

0

5

чему устран етс  задержка регулировани  из-за инерционности элементов , сход щих в контур регулировани  (главным образом в фильтре).

Claims (1)

1. Стабилизированный преобразователь посто нного напр жени , содержащий блок управлени , состо щий из задающего узла, формирующего пилообразное напр жение на первом выходе и синхронизирующие импульсы на втором выходе, из счетного триггера, первого и второго логических элементов совпадени , из источника опорного напр жени  и из широтно-импульсного модул тора, причем входы широтно-импульсного модул тора соединены соответственно с источником опорного напр жени  и первым выходом задающего узла, а выход подключен к первым входам первого и второго логических элементов совпадени , вторые входы которых соединены соответственно с пр мым и инверсным выходами счетного триггера , входом подключенного к второму выходу задающего узла, и силовой инвертор, включающий в себ  первый и второй транзисторы и трансформатор , первична  обмотка которого крайними выводами подключена к коллекторам транзисторов силового инвертора , средн   точка первичной обмотки и эмиттеры транзисторов сило-, вого инвертора подключены соответственно к первому и второму входным выводам, а вторична  обмотка через выпр митель и фильтр соединена с выходными выводами.отличающийс  тем, что, с целью повышени  КПЛ, в него введены первый и второй ключевые транзисторы того же типа проводимости, что и транзисторы силового инвертора, и первый и второй резистивные делители, а в качестве источника опорного напр жени  использован стабилитрон, причем стабилитрон включен между первым входным выводом и цеп ми питани  остальных узлов блока управлени , которые разделены на две ветви, кажда  из которых соединена с вторым входным выводом через базоэмиттер- ный переход первого или второго тран- зисторов силового инвертора, при этом эмиттеры первого и второго клюЩ

п

АГ

ЈГ

I I

ш ш

ZЈ

ЈЈ

6escoЈi

/Г

Z

9Ј

И

iTE