SU1702361A1

SU1702361A1 - Формирователь переноса

Info

Publication number: SU1702361A1
Application number: SU904833259A
Authority: SU
Inventors: Вадим Геннадьевич Курочкин
Original assignee: Научно-Исследовательский Институт Автоматических Систем
Priority date: 1990-04-18
Filing date: 1990-04-18
Publication date: 1991-12-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении арифметических цифровых устройств на КМДП-транзисторах, в частности многоразр дных параллельных суммато- ров-вычитателей и схем сравнени . Цель изобретени - повышение быстродействи . Формирователь переноса содержит в каждом разр де входы первого и второго операндов , вход переноса, выход переноса, первый и второй входы управлени , первый и второй выходы управлени , элемент И-НЕ, элемент ИЛИ-НЕ, п ть МДП-транзисторов р-типа, п ть МДП-транзисторов n-типа, шины питани и нулевого потенциала, соединенные между собой функционально. Кроме того, каждый нечетный разр д (счита младший нулевым) содержит два элемента НЕ, соединенных функционально, причем входы переноса младшей пары разр дов соеди- нены с входом начального переноса формировател , а выход переноса старшего разр да образует выход переноса формировател . 1 ил., 1 табл. С/ С

Description

Изобретение относитс к вычислительной технике и может быть использовано при построении арифметических цифровых устройств на КМДП-транзисторах, в частности многоразр дных параллельных суммато- ров-вычитателей и схем сравнени .

Известен узел формировани переноса в сумматоре, два разр да которого содержат три МДП-транзистора р-типа, три МДП- транзистора n-типа, четыре элемента НЕ, два элемента И-НЕ, два элемента ИЛИ-НЕ.

Недостатком такого устройства вл етс невысокое быстродействие в режиме передачи сквозного переноса, вызванное последовательным прохождением сигнала переноса через каждый разр д узла.

Наиболее близким по технической сущности к предлагаемому вл етс формирователь переноса, содержащий в каждом разр де по три МДП-транзистора р- и п-ти- па, элемент И-НЕ. элемент ИЛИ-НЕ.

Недостатком такого устройства также вл етс невысокое быстродействие в режиме передачи сквозного переноса, вызванное последовательным прохождением сигнала переноса через каждый разр д формировател .

Цель изобретени - повышение быстродействи .

Поставленна цель достигаетс тем. что в формирователь переноса, каждый разр д которого содержит элемент И-НЕ, элемент

X

С N ОС О

ИЛИ-НЕ, три МДП-трэнзистора n-типа и три МДП-транзистора р-типа, причем выход элемента И--НЕ соединен с затворами первых МДП-транэисторов п- и р-типа, выход элемента соединен с затворами вторых МДП-транзисторов n-и р-типа, истоки первого МДП-транзистора р-типа и второго МДП-транзистора n-типа соединены соответственно с шинами питани и нулевого потенциала формировател , стоки первого МДП-транзистора р-типа и второго МДП-транзистора n-типа образуют выход переноса данного разр да формировател , ,затворы третьих МДП-транзисторов п- и р- типа соединены с входом переноса данного разр да формировател , первые и вторые входы элементов ИЛН-НЕ, И-НЕ данного разр да формировател соединены с входами соответствующих разр дов первого и второго операндов формировател , введены дополнительно в каждый разр д первый и второй входы управлени и четвертые и п тые МДП-транзисторы п- и р-типа, а каждый нечетный разр д формировател , счита с младшего нулевого, дополнен первым и вторым инверторами, причем в каждом разр де формировател истоки четвертого и п того МДП-транзисторов р- типа соединены с шиной питани формировател , истоки четвертого и п того МДП-транзисторов n-типа соединены с шиной нулевого потенциала формировател , затворы четвертых МДП-транзисторов п- и р-типа соединены с первым входом управлени данного разр да формировател , затворы п тых МДП-трзнзисторов п- и р-типа соединены с вторым входом управлени данного разр да формировател , стоки третьего и четвертого МДП-транзисторов р-типз соединены с истоком второго МДП-транзистора р-типа, стоки третьего и п того МДП-транзисторов n-типа соединены с истоком первого МДП-транзистора n-типа, стоки первого МДП-трэнзистора n-типа м второго МДП- транзистора р-типа соединены с выходом переноса данного разр да формировател , сток п того МДП-транзистора р-типа соединен с истоком третьего МДП-транзистора р-типа, сток четвертого МДП-транзистора n-типа соединен с истоком третьего МДП-транзистора n-типа, выходы элементов И-НЕ, ИЛИ-НЕ образуют соответственно первый и второй выходы управлени данного разр да формировател , которые у каждого четного разр да формировател , счита с младшего нулевого , соединены соответственно с первым и вторым входами управлени соседнего более старшего разр да формировател , а

у каждого нечетного разр да формировател соединены с входами соответствующих первого и второго инверторов, выходы которых соединены соответственно с вторым и

первым входами управлени соседнего более старшего разр да формировател , выход переноса каждого четного разр да формировател соединен с входом переноса следующего более старшего четного разр да формировател , выход переноса каждого нечетного разр да формировател соединен с входом переноса следующего более старшего нечетного разр да формировател , у самой младшей пары разр дов

формировател входы переноса соединены с входом начального переноса формировател , а первый и второй входы управлени самого младшего разр да формировател соединены соответственно с шинами логической 1 и логического О.

На чертеже представлена электрическа функциональна схема предлагаемого устройства.

На схеме условно показаны младшие

разр ды устройства, где каждый разр д 1 содержит входы 2 и 3 первого и второго операндов соответственно, вход 4 переноса и выход 5 переноса, первый и второй входы 6,7 управлени , первый и второй выходы 8.9 управлени , элементы И-НЕ 10, ИЛИ-НЕ 11, первый - п тый МДП-транзисторы р-типа 12-16 соответственно, первый - п тый МДП-транзисторы п-типа 17 - 21 соответственно, шины 22, 23 питани и

нулевого потенциала устройства, а каждый нечетный разр д устройства, счита с младшего нулевого, содержит первый и второй элементы НЕ 24,25, причем входы переноса младшей пары разр дов устройства соедикены с входом 26 его начального переноса, а выход переноса его старшего разр да образует выход 27 переноса устройства.

Обозначим пр мые значени j-ro разр - да первого и второго входных операндов устройства как AJ и Bj соответственно, где j |0,1N-lЈ, N - разр дность входных операндов; пр мое значение сигнала переноса, формируемого соответствующим разр дом устройства, как CJ-H, пр мое значение начального переноса устройства - как СВх и пр мое значение его выходного переноса - как Свых.

Формирователь переноса работает сле- дующим образом.

Будем считать, что уровень логический Г (1) соответствует напр жению шины 22 питани формировател , а уровень логического О (О) - напр жению шины 23 нулевого потенциала формировател .

Дл удобства выделим два следующих режима работы каждого разр да формировател : режим генерации собственного переноса; режим передачи сквозного переноса.

Разр д формировател переноса работает в режиме генерации собственного переноса при совпадении сигналов на его входах 2 и 3 разр дов операндов: при этом на его выходах 8,9 управлени формируютс сигналы 00 или 11 и в случае комбинации 00 открыты первый и второй МДП-транзисторы р-типа 12,13, закрыты первый и второй МДП-транзисторы п-типа 17,18 и на выходе 5 переноса данного разр да формировател устанавливаетс уровень логической в случае комбинации 11, открыты его первый и второй МДП- транзисторы п-типа 17,18, закрыты первый и второй МДП-транзисторы р-типа 12,13 и на выходе 5 переноса данного разр да формировател устанавливаетс уровень логического О.

Разр д формировател работает в режиме передачи сквозного переноса при несовпадении сигналов на его входах 2 и 3 разр дов операндов; при этом на его первом и втором выходах 8,9 управлени формируютс соответственно уровни логических 1 и О, первый МДП-транзи- стор р-типа 12 и второй МДП-транзистор п-типа 18 закрыты, первый МДП-транзистор п-типа 17 и второй МДП-транзистор р-типа 13 открыты, и состо ние сигнала на выходе 5 переноса данного разр да формировател определ етс уровн ми сигналов на его первом и втором входах 6,7 управлени , а также уровнем сигнала на его входе 4 переноса .

Так, если на входах 6 и 7 управлени данного разр да формировател установлена комбинаци 00, соответствующа режиму генерации собственного переноса соседнего более младшего разр да формировател , у рассматриваемого разр да формировател открыты четвертый и п тый МДП-транзисторы р-типа 15,16, закрыты четвертый и п тый МДП-транзисторы п-типа 20,21 и на его выходе 5 переноса устанавливаетс уровень логической 1. Если на входах 6 и 7 управлени данного разр да формировател установлена комбинаци 11, также соответствующа режиму генерации собственного переноса соседнего более младшего разр да формировател , у рассматриваемого разр да формировател открыты четвертый и п тый МДП-транзисторы п-типа 20,21, закрыты четвертый и п тый МДП-транзисторы р-типа 15,16 и на его выходе 5 переноса устанавливаетс уровень логического О. Если же на первом и втором входах 6,7 управлени данного разр да формировател установлены состо ни 1 и О, соответствующие режиму

передачи сквозного переноса соседнего более младшего разр да формировател , у рассматриваемого разр да формировател четвертый МДП-транзистор р-типа 15 и п тый МДП-транзистор п-типа 21 закрыты, п 0 тый МДП-транзистор р-типа 16 и четвертый МДП-транзистор п-типа 20 открыты, и на выход 5 переноса через третьи МДП-транзисторы р-типа 14 и п-типа 19 передаетс дво- ичноинверсное значение сигнала с его

5 входа 4 переноса; сочетание состо ний О и 1 на первом и втором входах 6,7 управлени разр дов формировател запрещено. Дл обеспечени правильности функционировани формировател у самого млад0 шего его разр да первый и второй входы 6,7 управлени соединены соответственно с 1 и О, а входы 4 переноса у самой младшей пары его разр дов - с входом 26 начального переноса,

5 Пусть на вход 26 начального переноса формировател подаетс пр мое значение сигнала входного переноса. Тогда в режиме передачи сквозного переноса на выходы 5 переноса младшей пары разр дов форми0 ровател передаетс его двоичноинверсное значение, в режиме генерации собственного переноса О на их выходах 5 соответствует комбинации 11 пр мых значений сигналов на их входах 2 и 3 операндов, а 1

5 - комбинации 00 этих сигналов.

У следующей пары разр дов формировател в режиме передачи сквозного переноса на их выходы 5 передаетс пр мое значение сигнала (26) начального переноса;

0 в режиме генерации собственного переноса О на их выходах 5 соответствует комбинации 00 пр мых значений сигналов на их входах 2 и 3 операндов, а 1 - комбинации 11 этих сигналов, и так далее.

5 В таблице отражены возможные состо ни на выходах 8 и 9 управлени дл четных и нечетных пар разр дов формировател , счита с младшей нулевой. Из таблицы следует, что дл четной па0 ры разр дов формировател состо ни выходов 8 и 9 управлени могут быть описаны

как.

F{8)AjVEj , F(9) AjVBj; дл нечетной пары - как

5F (8) AjVBj , F(9) AJ VBj;

причем „ F (8) F(9) и F (9) F(e). Из изложенного выше видно, что дл каждого разр да формировател представление входных операндов - двоичноинверсное по отношению к представлению сигна- ла на его входе переноса; внутри каждой пары разр дов формирователи, счита с младшей нулевой, первый и второй выходы 8.9 управлени более младшего разр да со- единены соответственное первым и вторым входами 6,7 управлени более старшего разр да, а при переходе от одной пары разр дов к другой первый и второй выходы 8,9 управлени старшего разр да более млад- шей пары соединены соответственно через элементы НЕ 24 и 25 с вторым и первым входами 7,6 управлени младшего разр да более старшей пары; при этом на входах б и 7 управлени разр дов формировател за- прещенна комбинаци 01 не возникает, а сигнал с выхода 5 переноса данного разр да формировател поступает на вход 4 переноса не ближайшего соседнего разр да , как у прототипа, а следующего за ним более старшего разр да.

Таким образом, в режиме передачи сквозного переноса максимальна задержка распространени сигнала в М-разр дном предлагаемом устройстве соответствует времени распространени сигнала в )/2 последовательно соединенных разр дов формировател ; где - цела часть х, что в два раза меньше, чем у прото- типа.

Claims

Формула изобретени Формирователь переноса, каждый разр д которого содержит элемент И-НЕ, элемент ИЛИ-НЕ, первый,, второй м третий МДП-транзисторы n-типа и первым, второй и третий МДП-транзисторы р-типа, причем выход элемента И-НЕ соединен с затворами первого МДП-транзистора n-типа и первого МДП-транзмстора р-типа, выход элемента ИЛИ-НЕ соединен с затворами второго МДП-транзистора n-типа и второго МДП-транзистора р-типа, исток первого МДП-транзистора р-типа соединен с шиной питани , а исток второго МДП-транзистора n-типа соединен с шиной нулевого потенциала формировател , стоки первого МДП- транзистора р-типа м второго МДП-транзистора n-типа соединены с выходом перекоса данного разр да формирова- тел , затворы третьих МДП-транзисторов п- и р-типз соединены с входом переноса данного разр да формировател , первые и вторые входы элементов И-НЕ, ИЛИ-НЕ данного разр да формировател соедине- ны соответственно с входами первого и второго операндов соответствующего разр да формировател , отличающийс тем, что, с целью повышени быстродействи , в

каждый разр д формировател введены четвертые и п тые МДП-транзисторы п- и р-типа, первый MI второй входы управлени , первый и второй выходы управлени , а в каждый нечетный разр д формировател , счита младший нулевым, введены первый и второй элементы НЕ, причем в каждом разр де формировател истоки четвертого и п того МДП-транзисторов р-типа соединены с шиной питани формировател , истоки четвертого и п того МДП-транзистороз n-типа соединены с шиной нулевого потенциала формировател , затворы четвертых МДП-транзисторов п- и р-типа соединены с первым входом управлени данного разр да формировател , затворы п тых МДП- транзмсторов п- и р- типа соединены с вторым входом управлени данного разр да формировател , стоки третьего и четвертого МДП-тоанзисторов р-типа соединены с истоком второго МДП-транзистора р-типа, стоки третьего и п того МДП-транзисторов n-типа соединены с истоком первого МДП- транзистора n-типа, стоки первого МДП- транзистора n-типа и второго МДП-транзистора р-типа соединены с выходом переноса данного разр да формировател , сток п того МДП-транзистора р-типа соединен с истоком третьего МДП-транзистора р-типа, сток четвертого МДП-транзистора п-типа соединен с истоком третьего МДП-транзистора п-типа, выходы элементов И-НЕ, ИЛИ--НЕ соединены соответственно с первым и вторым выходами управлени данного разр да формировател , которые в каждом четном разр де формировател , счита с младшего нулевого, соединены соответственно с первым и вторым входами управлени смежного старшего разр да, а в каждом нечетном разр де формировател соединены соответственно с входами первого и второго элементов НЕ, выходы которых соединены соответственно с вторым и первым входами управлени смежного старшего разр да формировател , выход переноса каждого четного разр да формировател соединен с входом переноса следующего старшего четного разр да формировател , выход переноса каждого нечетного разр да формировател соединен с входом переноса следующего старшего нечетного разр да формировател , вход переноса нулевого разр да соединен -с входом начального переноса формировател , первый и второй входы управлени нулевого разр да формировател соединены соответственно с шинами логической и логического О.

flc 96

21 3/j

11

«HP U

/2

«i

TPI r-r

j i Jrffi

.M.4I

г г

Ii

1

«i

I

f

TT I fe ... 1л«

г 1зз г.1

jtji Г| iLiik i aljTi 5 I- -ub/- 1 f

Л jugX..

f

n

I I I I M i i i i i

гЗ ftM P4r-«I Й

i i f

LJ

ТГ

c«