SU1741165A2 - Спиральна однородна вычислительна структура - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении вычислительных структур повышенной надежности. Цель изобретени  снижение временных затрат на контроль и повышение достоверности результатов. Вычислительна  структура содержит набор интерфейсных и коммутационных  чеек, схему сравнени  результатов и устройство управлени . Цель изобретени  достигаетс  введением в структуру схемы сравнени  результатов, устройства управлени , в коммутационные  чейки п того элемента ИЛИ, в интерфейсные  чейки шестого и седьмого элементов ИЛИ, четвертого элемента ИЛИ- НЕ, восьмого элемента И и св зей между ними, причем в каждом интервале контрол  структуры осуществл етс  выполнение задачи парой взаимопровер емых процессорных элементов, при первом несовпадении результатов осуществл етс  повторный счет, а окончательное решение принимаетс  по результатам трех интервалов контрол . 5 ил., 2 табл. (Л С

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении однородных вичислительных структур и сред повышенной надежности,

Цель изобретени  - снижение временных затрат на контроль и повышение достоверности результатов выполн емых задач за счет введени  устройства управлени  и устройства сравнени  результатов.

На фиг. 1 представлена структурна  схема без коммутационных св зей СОВС; на фиг. 2 - схема СОВС с основными коммутационными св з ми; на фиг. 3 - схема коммутационной  чейки; на фиг. 4 - схема интерфейсной  чейки; на фиг. 5 - схема устройства управлени .

СО В С (на фиг. 1 и 2) содержит интерфейсные  чейки 1, коммутационные  чейки (аналогичные прототипу) 2, коммутационные  чейки с введенным дополнительно элементом ИЛИ 3, схему сравнени  результатов 4, устройство управлени  5, выходы 47, 48 устройств управлени  5, выход 46 интерфейсных  чеек, поступающий на устройство 5, выход 45 схемы сравнени  4, выходы интерфейсных  чеек, поступающие на входы схемы сравнени  4.

Коммутационна   чейка (фиг. 3) содержит первый 9, второй 7 и третий 8 элементы И, первый 6 и дополнительный п тый 14 элементы ИЛИ. первый 12, второй 10 и треvi

,о ел

го

тий 11 элементы ИЛИ-НЕ, первый 13 элемент НЕ и св зи между ними.

Интерфейсна   чейка (фиг. 4) содержит четвертый 18, п тый 19, шестой 21, седьмой 20 и дополнительный восьмой 27 элементы И, второй 15, третий 16, четвертый 17 и дополнительные шестой 25 и седьмой 24 элементы ИЛИ, дополнительный четвертый 26 элемент ИЛИ-НЕ, второй 22 элемент НЕ, процессорный элемент 23 и св зи между ними.

На фиг. 5 представлена схема устройства управлени , котора  содержит дев тый 30, дес тый 31, одиннадцатый 32, двенадцатый 41 и две группы 39 и 40 по КН элементов И, две группы 36 и 41 по К.Н и восьмой 35 элементы ИЛИ, третий 34 и четвертый 33 элементы НЕ, первый 28 и второй 29 элементы задержки, регистр состо ний интерфейсных  чеек 37, сдвиговый регистр 43, задающий генератор 42, решающее устройство 38, вход со схемами сравнени  результатов 45, вход 46 от собственных средств контрол  интерфейсных  чеек, выход 48 на устройство сравнени  результатов, выход 47 на интерфейсные и коммутационные  чейки.

Повышенна  надежность и снижение временных затрат в услови х ограниченного времени на восстановление низкой до- стоверности встроенного контрол  процессорных элементов осуществл етс  путем назначени  в каждом такте работы пары взаимопровер емых процессорных элементов и параллельного выполнени  в каждой из этих пар одной задачи.

В исходном все процессорные элементы исправны, о чем свидетельствуют нули, записанные в регистре состо ний 37, посредством содержимого сдвигового регист- ра 43, в котором в одном из р дов находитс  1 (высокий потенциал), назначаетс  пара провер емых процессорных элементов, если в сдвиговом регистре в i-ом разр де занесена 1, то назначаетс  пара процес- сорных элементов i и i+1 из общего количества (К.Н) интерфейсных  чеек структуры, дл  i+1 интерфейсной  чейки высокий потенциал подаетс  на первый вход элемента 24 ИЛИ, что вызывает перестройку соответ- ствующих коммутационных  чеек всей СОВС таким образом, как будто i+1-а  интерфейсна   чейка отказала, т.е. согласно прототипу, но эта же единица (высокий потенциал ) в разр де сдвигового регистра 43, поступающа  на второй вход п того 14 элемента ИЛИ входной коммутационной  чейки i-ro процессора, позвол ет произвести прием одинаковой информации в i-ую интерфейсную  чейку второй 7 элемент И и в i-ую

интерфейсную  чейку через третий 8 элемент И, кроме того информаци , поступающа  в i-ую с i-ой интерфейсной  чейки, поступит и в i+1-ую по дополнительно введенной св зи через восьмой 27 элемент И и шестой 25 элемент ИЛИ, результаты решени  задачи поступают с i и i-ой интерфейсной  чеек на схему сравнени , при совпадении результатов под действием генератора 42 производитс  сдвиг единицы в регистре 43 на один разр д, что позвол ет назначить следующую пару i+1 и i+2 интерфейсных  чеек, т.о. в двух соседних интервалах участвует одна интерфейсна   чейка (в данном случае i+1-а ), единица в последнем разр де регистра 43 позвол ет организовать совместную работу последней (К.Н) и первой интерфейсных че- ек, где указано существование возможной св зи всех интерфейсных  чеек последнего витка с соответствующими  чейками первого витка. Если результаты счета не совпали, то реконфигураци  структуры не производитс  и организуетс  повторный счет, если результаты совпали после повторного счета , то это свидетельствует о сбойной ошибке и СОВС продолжает работу, если результаты не совпали и при повторном счете, то на Следующий такт производитс  реконфигураци  структуры, организуетс  решение задачи и по результатам сравнени  принимаетс  решение, если результаты не совпали втрех интервалах контрол  подр д, то отказал ПЭ интерфейсной  чейки, принимавший участие в решении задач в трех интервалах контрол , если результат не совпал только в двух первых интервалах контрол , то отказал ПЭ интерфейсной  чейки, принимавшей участие в двух первых интервалах контрол  решени  задачи, т.е. предлагаема  СОВС позвол ет ликвидировать сбойные ошибки и однозначно определить отказавший ПЭ, который исключаетс  из дальнейшей работы.

Интерфейсные  чейки 1 предназначены дл  приема информации с любого направлени  от коммутационных  чеек, загрузки ее в процессорный элемэнт и дальнейшую ее передачу после обработки. При исчерпании регул рностей св зей между интерфейсными  чейками при отказе очередной вырабатываетс  сигнал фатального отказа (F) всей СОВС.

Коммутационные  чейки 2 предназначены дл  приема с любого направлени  информации и передачи ее в нужное направление в зависимости от отказов интерфейсных  чеек

Коммутационные  чейки 3 аналогичны коммутационным  чейкам 2, но при организации A3 позвол ют передавать одинаковую информацию параллельно в двух направлени х .

Схема сравнени  4 предназначена дл  сравнени  результатов решени  задачи назначенной пары интерфейсных  чеек.

Устройство управлени  5 предназначено дл  организации реконфигурации СОВС, организации внешнего контрол , прин ти  решени  об отказе ПЭ и выработке сигналов , управл ющих работой интерфейсных и коммутационных  чеек в зависимости от состо ни  процессорных элементов. Устройство управлени  5 вырабатывает сигналы 47, управл ющие работой коммутационных  чеек 3 и интерфейсных  чеек 1, 48, управл ющих работой схемы сравнени  результатов 4. На вход 46 устройства управлени  поступают сигналы о состо нии процессорных элементов интерфейсных  чеек от внут- ренних средств контрол , сигнал несовпадени  результатов решени  задачи поступает на вход 45 устройства 5 от схемы сравнени  4.

Задающий генератор 42 предназначен дл  общей синхронизации работы устройства управлени  в вычислительной структуре.

Регистр сдвига 43 предназначен дл  организации назначени  очередной пары провер емых ПЭ дл  внешнего контрол . В исходном состо нии в него занесена только одна 1 и все остальные О, но сигналом генератора 42 в каждом интервале работы осуществл етс  циклический сдвиг разр дов регистра.

Элемент задержки 28, элемент ИЛИ-НЕ 34, элемент ИЛИ 35, элемент 41 И предназначены дл  организации повторного счета в паре провер емых процессорных элементов .

Элементы задержки 23 и 29, элементы И 30-32, элемент ИЛИ-НЕ 33, группы И 39 и 40 предназначены дл  определени  отказавшего процессорного элемента в СОВС.

Группа элементов ИЛИ 36 и регистров состо ний 37 фиксируют отказавший процессорный элемент и вывод т его из конфигурации структуры

Решающее устройство 38 предназначено дл  определени  по результатам, наход щимс  в регистре состо ний 37, количества отказавших процессорных элементов на каждом витке спирали СОВС, если это число становитс  равным М (дл  СОВС максимально допустимое количество отказавших интерфейсных  чеек равно М дл  каждого витка спирали), то производитс  отключение УУ и СОВС продолжает работу без внешнего контрол .

Группа элеметов44 ИЛИ предназначена дл  определени  пары провер емых процессоров .

СОВС работает следующим образом.

В нормальном состо нии все процессорные элементы исправны, о чем свидетельствуют нули в регистре состо ний 37, в сдвиговом регистре 43 только в одном из регистров содержитс  единица. Высокий

0 потенциал i-ro разр да регистра 43 поступает на второй вход дополнительного элемента 14 ИЛИ входной коммутационной  чейки 3 i-ro процессора, что позвол ет этой коммутационной  чейке выдавать идентичную ин5 формацию с выходов элементов И 7 и 8 дл  процессорных элементов i-ой и i+1-ой интерфейсных  чеек. Высокий потенциал i-ro разр да регистра 43 устройства управлени  5 поступает на первый вход дополнительно0 го элемента 24 ИЛИ, на второй вход дополнительного элемента 26 ИЛИ-НЕ и первый вход 27 дополнительного элемента И i+1-ой интерфейсной  чейки, что позвол ет исключить i+1-ую интерфейсную  чейку из конфи5 гурации СОВС в предположении, что она отказала, и организовать перестройку всех коммутационных  чеек этого витка в соответствии с прототипом, запретить прием информации с i-ой  чейки и осуществить

0 прием информации процессорным элементом -+1-ой интерфейсной  чейки с процессорного элемента i-1-ой интерфейсной  чейки, таким образом, в процессорные элементы i и i+1-ой интерфейсной  чеек, загру5 жены одинаковые исходные данные, после выполнени  одинаковых инструкций над одинаковыми исходными данными результаты работы и i+1-го процессорных элементов поступают на схему сравнени  4, в схеме

0 сравнени  под маской содержимого сдвигового регистра 43 производитс  сравнение результатов и принимаетс  решение об идентичности результатов работы процессорных элементов, при совпадении резуль5 татов на выходе 45 схемы сравнени  сохран етс  низкий потенциал. Задающий генератор 42 осуществл ет сдвиг регистра 43 на один разр д, таким образом назначаетс  очередна  пара провер емых процес0 сорных элементов i + 1 и i + 2-ой интерфейсных  чеек причем i+1-ый процессорный элемент так же участвует в контроле , как и в предыдущем такте. Весь процесс от перекоммутации СОВС до сравнени  ре5 зультатов повтор етс .Если в результате совместной работы при сравнении выходной информации будут обнаружены отличи , схема сравнени  4 вырабатывает сигнал (высокий потенциал) несравнени  результатов , который поступит на вход 45 устройства

управлени , на выходе инвертора 34 вырабатываетс  сигнал низкого уровн , который поступит через элемент ИЛИ 35 на вход элемента И 41, что позволит не изменить содержимое сдвигового регистра 43, таким образом, СОВС продолжает находитьс  в исходном состо нии и производитс  повторный счет.

Если при повторном счете результаты совпали, то принимаетс  решение, что в предыдущем такте была зафиксирована сбойна  ошибка и СОВС продолжает работу , если при повторном счете результаты вновь не совпали, то дл  прин ти  решени  какой ПЭ отказал, назначаетс , при помощи сдвига регистра 43 нова  пара провер емых ПЭ, и в этом (в третьем) интервале контрол  будет прим то решение. Если было зафиксировано подр д три несовпадени  результатов работы ПЭ, то на основе содержимого регистра сдвига 43 и группы элементов И 39 принимаетс  решение об отказе ПЭ интерфейсной  чейки, который принимал участие в работе во всех трех интервалах контрол  (табл. 1).

Если было зафиксировано подр д только два несовпадени  результатов работы ПЭ интерфейсных  чеек, то на основе содержимого регистра сдвига 43 и группы элементов И 40 в третьем интервале контрол  принимаетс  решение об отказе ПЭ, принимавшем участиетолько в двух первых интервалах контрол  (табл. 2).

Информаци  от отказе интерфейсной  чейки фиксируетс  в регистре состо ний 37. Информаци  с регистра состо ний 37 поступает на схему сравнени  (выход 48 устройства управлени  5), что позвол ет исключить из контрол  результаты работы отказавших интерфейсных  чеек. Информаци  с регистра состо ний 37 также поступает на интерфейсные  чейки СОВС через группу элементов ИЛИ 44 (выход 47 устройства управлени ), что позвол ет отказавшие  чейки исключить из конфигурации СОВС, и на вход решающего устройства 38, которое определ ет максимально допустимое количество отказавших интерфейсных  чеек на одном витке спирали дл  возможности организации активной защиты СОВС. При достижении хоть на одном витке максимально допустимого количества отказавших интерфейсных  чеек (максимальное число определ етс  количеством столбцов коммутирующих  чеек М) решающее устройство вырабатывает сигнал СБРОС и обнул ет сдвиговый регистр 43, таким образом активна  защита СОВС снимаетс , структура работает без резерва, отказ ПЭ интерфейсных  чеек будет вы влен только внутренними

средствами контрол , при обнаружении очередного отказа вырабатываетс  сигнал - фатального отказа всей СОВС. Преимуществом предлагаемой СОВС  вл етс  то, что об

отказе ПЭ интерфейсных  чеек может быть прин то не только по результатам внешнего контрол , но и внутренним контролем каждого ПЭ, которое поступает на вход 46 устройства управлени  и также фиксируетс  в

0 регистре состо ний 37.

Claims (1)

1. Формула изобретени  Спиральна  однородна  вычислительна  структура по авт. св. № 1309033, отличающа с  тем, что, с целью снижени 

   5 временных затрат на контроль и повышение достоверности результатов выполн емых задач, она дополнительно содержит устройство управлени  и устройство сравнени  результатов , причем первый выход устройства

   0 управлени  соединен с вторыми входами п тых элементов ИЛИ (Е. М)-х коммутационных  чеек и с вторыми входами седьмого элемента ИЛИ, четвертого элемента ИЛИ- НЕ и восьмого элемента И. второй вход уст5 ройства управлени  - с первым входом седьмого элемента ИЛИ и сигналом X процессорного элемента интерфейсных  чеек, первый вход и второй выход устройства управлени  соединены с устройством сравне0 ни , причем второй вход устройства сравнени  результатов соединен с выходом объема процессорного элемента и первым входом четвертого элемента И интерфейсных  чеек, третий вход устройства сравне5 ни  - с вторым выходом процессорного элемента и первым входом п того элемента И интерфейсных  чеек, первый вход п того элемента ИЛИ (Е, М)-й коммутационной  чейки соединен с выходом первого элемен0 та ИЛИ-НЕ (Е, М)-й интерфейсной  чейки, с входами (Е+1, М)-й коммутационной  чейки и (Е+Н,+1)-й интерфейсной  чейки, в интерфейсную  чейку введены четвертый элемент ИЛИ-НЕ, шестой элемент ИЛИ, седьмой

   5 элемент ИЛИ и восьмой элемент И, причем первый вход седьмого элемента ИЛИ интерфейсной  чейки соединен с сигналом X процессорного элемента и с вторым входом устройства управлени , второй вход седь0 мого элемента ИЛИ интерфейсной  чейки соединен с первым выходом устройства управлени  и с вторыми входами четвертого элемента ИЛИ-НЕ и восьмого элемента И интерфейсной  чейки, выходы которых сое5 динены с входами шестого элемента ИЛИ интерфейсной  чейки, вход которого св зан с вторым входом процессорного элемента, выход седьмого элемента ИЛИ интерфейсной  чейки соединен с входом второго элемента НЕ, с вторыми входами седьмого и

   шестого элементов и интерфейсной  чейки и с входом (Е, М)-й коммутационной  чейки, первый вход четвертого элемента ИЛИ-НЕ (Е+Н)-й интерфейсной  чейки соединен с

   выходом четвертого элемента ИЛИ (Е+Н-1)- й интерфейсной  чейки и с первым входом восьмого элемента И (Е+Н+2)-й интерфейсной  чейки.

   Таблица 1

   Таблица 2

   Фиг. 1

   Фиг. 2