SU362301A1 - ВСЕСОЮЗНАЯ ' ййТ?йТйО«т:11:;Г'е"ндп - Google Patents

Description

Предлагаемое изобретение может быть использовано в электронных вычислительных машинах дл  ускоренного формировани  контрольного разр да регистров, работающих в режиме простых или реверсивных счетчиков.

Обычно дл  формировани  контрольного разр да регистров, счетчиков используетс  та же, что и дл  контрол , схема «свертки, котора  суммирует по модулю два содержимое счетчика и в зависимости от получившейс  суммы устанавливает значение контрольного разр да. Запуск схемы на формирование контрольного разр да производитс  после окончани  модификации, т. е. после того, как в счетчике окончательно установитс  новое значение числа.

Кроме того, «свертка присваивает повое значение контрольному разр ду только в зависимости от содержимого счетчика, т. е. и при неверной модификации контрольный разр д , сформированный «сверткой, будет соответствовать неверному значению счетчика, что не позвол ет проверить правильность модификации .

Предлагаемое устройство позвол ет устанавливать контрольный разр д одновре.менно с окончанием модификации, причем его значение соответствует содержимому счетчика, которое должно быть при правильной модификации .

Применение предлагаемого устройства не только уменьшает врем  формировани  контрольного разр да, но и позвол ет проверить правильность выполпени  модификации.

На чертеже ноказана блок-схема предлагаемого устройства.

Устройство содержит триггеры /-4, триггер 5 контрольного разр да регистра 6, работающего в режиме реверсивного двоичного или двоичпо-дес тичного счетчика, с.хемы И 7-10 и схемы ИЛП 11-}3.

Нулевые выходы триггеров / и 2 и единичный выход триггера 3 соединены с входами с.хемы И 7, другие же вы.ходы этих триггеров соединены с входами схемы И 8. Выход схе .мы И 7 и единичный выход триггера / соединены со входами с.хемы ИЛН 12, а выход схемы Н 8 и пулевой выход триггера / - с в.ходами схемы ПЛИ //. Сигналы с выходов схем ИЛИ 1} и 12 поступают па входы соответственно схем И 9 и W, вторые входы которых соединены с в.ходной шиной 14 сложени  («перенос) и входной щиной 15 вычитани  (или «зан ть).

Выходы схем И 9 и W соединены со входами схемы ИЛИ 13, остальные входы которой соединены с выходами 16 аналогичных схем от других тетрад и при нечетном количестве разр дов счетчика - с выходом 17 счетчика, а выход схемы ИЛИ 13 соедтшен со счетным

Ёходдм триггера 5 контрольного разр да счетчика .

Принцип работы устройства состоит в следующем .

Счетчик разбиваетс  на группы по четыре разр да в каждой (тетрады), причем может оказатьс , что число разр дов в старшей группе будет меньше четырех.

Сигнал сложени  (вычитани ), поступающий на вход счетчика и в схему анализа первой тетрады, выработает сигнал коррекции контрольного разр да, если набор в тетраде был четным (нечетным), равен ООН или 1011 (0100 или 1100), т. е. когда в триаде (значение старшего разр да безразлично) было 3 (4).

Если же в тетраде был набор 1111 (0000), 1001 (0000) при двоично-дес тичном счетчике, то по сигналу сложени  (вычитани ) выработаетс  только сигнал «перенос («зан ть) во вторую тетраду (из второй тетрады), а сумма по модулю два в первой тетраде не измен етс .

«Перенос («зан ть),поступающий на вход второй тетрады и в схему анализа ее содержимого , аналогичен сигналу сложени  (вычитани ) дл  первой тетрады. В зависимости от того, какой набор во второй тетраде, он выработает или сигнал коррекции контрольного разр да счетчика, или «перенос («зан ть) в третью тетраду (из третьей тетрады), или же только изменит содержимое тетрады на единицу , оставив сумму ио модулю два прежней. Если разр дность счетчика нечетна, то сигнал «перенос («зан ть) с выхода счетчика также должен корректировать контрольный разр д.

Таким Образом, новое значение контрольного разр да получаетс  путем коррекции предыдущего его значени  сигналом cлoжeни J (вычитани ) или его производными.

При этом сигнал коррекции вырабатываетс  только схемой анализа той тетрады, в которой изменилась сумма ио модулю два.

Если счетчик работает в режиме сложеии , то при поступлении на входную шину 14 тетрады сигнала сложени  дл  первой тетрады или сигнала «перенос дл  других тетрад,при четном наборе в тетраде (триггер / в состо нии «О) или же при наборах 1011 и ООН (триггеры 1 н 2 тетрады в состо нии «1, а триггер 3 в состо нии «о), на выходе схемы И 9 по витс  сигнал.

При работе счетчика в режиме вычитани  при поступлении на входную шипу 15 сигнала вычитани  дл  первой тетрады или «зан ть дл  других, при нечетном наборе в тетраде

(триггер / в состо нии «1) или при наборах 1100 и 0100 (триггеры / и 2 в состо нии «О, а триггер 3 в состо нии «1) на выходе схемы И 10 по витс  сигнал.

Сигналы, пройд  через схему ИЛИ 13, скорректируют контрольный разр д, т. е. «переброс т триггер 5.

Каждой тетраде соответствует сво  схема коррекции контрольного разр да счетчика,

котора  вырабатывает сигнал «изменить контрольный разр д при поступлении сигнала сложение или вычитание в первую тетраду или сигнала «перенос («зан ть) в последующие тетрады, если этот сигнал изменит сумму

по модулю два своей тетрады. Сумма по модулю два измен етс  только в одной тетраде, поэтому сигнал «изменить контрольный разр д вырабатываетс  только одной схемой. Если же в результате модификации сумма по

модулю два не изменитс  ни в одной из тетрад , контрольный разр д остаетс  прежним. Если количество разр дов счетчика нечетное , то на вход схемы ИЛИ 13 заведен и сигпал «перенос («зан ть), поступаюш.ий с выхода 17 счетчика.

Предмет изобретени 

Устройство дл  коррекции контрольного разр да счетчика, содержаигее схемы И и ИЛИ, отличающеес  тем, что, с целью повышени  быстродействи , в каждой тетраде счетчика нулевые выходы триггеров двух

младших разр дов и единичный выход триггера следующего по старшинству разр да тетрады соединены со входами первой схемы И, единичные выходы триггеров двух младших разр дов и нулевой выход триггера следуюшего по старшинству разр да тетрады соединены со входами второй схемы И, выход первой схемы И и единичный выход триггера младшего разр Да соединены со входами первой схемы ИЛИ, выход второй схемы И и нулевой выход триггера младшего разр да соединены со входами второй схемы ИЛИ, выход первой схемы ИЛИ и вход вычитани  счетчика соединены с третьей схемой И, выход второй схемы ИЛИ и вход сложени 

счетчика соединены с четвертой схемой И, выход третьей и четвертой схем И, выходы аналогичных схем И от других тетрад и выход последнего разр да счетчика (при нечетном количестве разр дов счетчика) соединены со

входами третьей схемы ИЛИ, выход которой соединен со счетным входом триггера контрольного разр да.