(54) АНАЛОГО-ЦЙФТОВОЙ ПРЕОБРАЗОВАТЕЛЬ ДВУГГАКТНОГО СЧИТЬЮАНИЯ всех прецизионных аналоговых элементов , используемых в АЦП. Врем преобразовани примерно равно про™ изведению времени переходного процесса в усилителе на сумму числа тактов считывани и числа подтактов аналоговой коррекции. Цель изобретени - повышение быстродействи преобразовател . Дл её осуществлени предлагаемый преобразователь содержит переключаемые стабилизаторы тока, выходы двух из которых подсоединены к входу делител , а входы к устройству управлени , выходы (К+1) стабилизаторов - к первоглу выходу делител , триггер, единичный вход которого соединен с выходом блока сравниващих устройств, нулевой вход - с устройством управлени , и схему И, первым входом подключенную к последнему , выходом - к счетному входу второго регистра и вторым входом - к единичному выходу триггера и входу (K-fl)ro стабилизатора тока, входы осталышх К стабилизаторов соединены с выходами блоков двухвходовых схем И, вторые входы последних в первом и втором блоках соединены соответственно с выходами первого и третьего регистров. На чертеже приведена схема АЦП двухтактного счетывании. Схема работает следующим образом . Входной аналоговый сигнал, подлежащий преобразованию, подаетс через резистор 1 на вход усилител 2, который имеет цепь обратной св зи 3, состо щую из двух резисторов 4 и ключа 5, соединенного последовательно с одним из этих резисторов. В первом такте ключ 5 зажнут, поэтому сопротивление цепи 3 минимально , а коэффициент усилени усилител 2 становитс таким, что при максимальном значении входного сигнала выходное напр жение усилител достаточно дл срабатывани всех сравнивающих устройств блока б, кроме (, где п- количество разр дов в коде результата преобразовани ). Индивидуальные входы сравнивающих устройств блока б соединены с выходами делител 7 последовательного типа, содержащего 2к одинаковых по сопротивлению резисторов 8, Вход делител 7 подключен к выходу перБОЙ группы 9 переклвдаешх стабилизаторов тока, каждый из которых состоит из последовательно соединенных стабилизатора тока 10 и переключател тока 11. Отношение величин выходных токов этих стабилизаторов равно 2. В нечетном подтакте любого из тактов преобразоваЕи с делителю 7 подключаетс стабилизаторс большим выходным т оком, в четном подтакте - с меньшим . Сравнивающие устройства блока 6 должны обладать отнхительнрй чувствительностью, равной 1/22к, при этом максимальный преобразуемый сигнал пропорционален числу . Поэтому в первом подтакте сравнивающие устройства работают в грубом режиме, когда квант превышает его чувствительность в 2 раз. Параллельный унитарный код с выходов блока б преобразуетс преобразователем 12 унитарного кода в двоичный и параллельно записываетс в регистр 13 через блок схем И 1 по сигналу записи, поступающему из устройства управлени 15 ( выход 16). Код с выходов регистра 13 подаетс на старшие К входов блока схем И 17 цифро аналогового преобразовател 18 и на входы введенных первых К схем И 19, объединенных попарно выходами с выходами вторых схем И 20. В первом подтакте преобразовани схемы И 19 открыты, а схемы И 20 и блок 17 закрыты, поэтому выходные сигналы регистра 13 в этот момент воздействуют на К переключателей 11 тока второй группы переключаемых стабилизаторов тока 21. Выходные токи стабилизаторов этой группы пропорциональны весам К разр дного двоичног,о кода, причем меньший ток равен большему току стабилизатора 10 первой группы 5. Выход второй группы стабилизаторов тока 21 соединен с выходом делител 7, на котором формируетс 5 наименьший уровень напр жени сравнени . При переходе но второму подтакту преобразовани устройство управлени 15 измен ет сигналы, управл ющие группой 9, так, что к делителю 7 подключаетс меньший ток. Одновременно с этим закрываетс блок схем И 14| и открываетс блок схем И 22 на входе регистра 23, образущего с регистром 13 единый счетчик. На выходах делител 7 устанавливаютс новые уровни напр жени сравнени в соответствии с кодом, записанным в регистре 13. далее формируетс сигнал считывани на выходе 16 устройства 15 и код с выходов блока 12 записы- ваетс в регистр 23, выходы когорого соединены с К младший входами блока 17. На этом заканчиваетс первый такт преобразовани , и устройство управлени 15 осущестБл ет переход ко второму такту преобразовани . Перед началом второге такта открываетс блок схем И 17 и схемы И 20, закрываетс ключ 5 в цепи обратной св зи 3 усилител 2, переключаютс сигналы управлени группой 9. закрываютс (5лОКИ схем И 14 и 22 и открываетс блок схем И 24 на входе регистра 25, выходы которого соединьны с входами схем И 20. В результате этого на вход усилител 2 начинает воздействовать компенсирующий сигнал обратной св зи с выхода цифро аналогового преобразовател 18. Поскольку коэффициент усилени усилител 2 увежчилс в 2 раз, то дл блока b возникают те же самые услови , какие были в первом подтакте. Отличие состоит в том, что погрешности преобразовани первого такта пигнал на выходе усилител 2 может превышать уровень срабатывани дл 2К::.го сравнивающего устройства . Б этом случае устанавливаетс в единичное состо ние введенный в АЦП триггер 26, единичный вход которого соедшан с выходом сравнивающего устройства блока 6. Сигнал с единичного выхода емого триггера подключает к делителю 7 СК+1)ый стабилизатор тока . 44 828„ b группы 21, вес которого в 2К раз превышает вес бй ьшего тока стабилизатора группы 9, Таким путем происходит компенсаци возможной 5погрешности дискретности первого такта преобразовани , причем выполн етс эта коррекци без изменени выходного сигнала ЦАП. т.е. без непосредственного воздействи юна вход усилител 2. Поэтому эта коррекци выполн етс значительно быстрее, так как в этом случае срабатывают элементы более быстродействущие , чем входной усилитель. Затем происходит считывание кода с выходов преобразовател 12 в регистр 25 через блок 24. Выход , ные сигналы регистра 25 воздейст2° вуют на блок 21 аналогично тому, как это было в первом подтакте. На этом заканчиваетс третий подтакт , и устройство управлени 15 переключает элементы группы 9, 5 чем осуществл етс подготовка к четвертому (последнему) подтакту преобразовани . о врем последнего подтакта устройство управлени 15 формирует о сигнал, который поступает на вход схемы И 27, управл емой выходом триггера 6, и, если она открыта, проходит на счетный вход регистра после этого формируетс сигнал 5 ° разрешающий передачу результа а преобразовани в устройство бо высокого ранга, например, процессор УБМ. После получени ответа о приеме этим устройством кода результата преобразовани устройство управлени 15 устанавливает триг Р 6 и все регистры в исходное состо ние, а также осуществл ет соответствующее переключение сигналов управлени тактами и подтактами , подготавлива узлы АЦП к очередному преобразованию, - предложенном варианте АЦП по сравнению с известными преобразоо2 производитс значительно оыстрее, так как в нем наиболее . ДЛАстельна по времени операци вклшени основной обратной св зи и переключени коэффициента усиле5 входного усилител осуществл етс только один раз - между вгошм и третьим подтактами преобразоваш. 7 8
nPEBlET ИЗОБРЕТЕНИЯ° цвлью повышени быстродействи .
Аналого-цифровой преобравова- ° содержит переклшаеше стабилитель двухтактного считывани , со- заторы тока, выходы двух и кот Ьдержащий входной усилитель с дис- рых подсоединены к входу делитекретно управл ешм сопротивлением 5 л , а входы - к устройству управцепи обратной св зи, блок 2л срав- лени , выходы (K+l) стабилизатонивающих устройств, делитель пос- ров - к первому выходу делител , ледовательного типа из 2к резисто- триггер, единичный вход которого ров, имещих одинаковые сопротив- соединен с выходом блока лени , преобразователь параллель- юсравнивающих устройств, нулевой ного унитарного кода в К разр дный вход - с устройством управлени , двоичный, три Кгразр дных регистра и схему и, первым входом подс входными блоками схем И, пер- ключеннуй к последнему, выходом вый и второй из которых соединены к счетному входу второго регистра общим счетчиком, 2К разрндный циф-15и вторым входом - к единичному выро аналоговый преобразователь об- ходу триггера и входу (Ktl)ro ратной св зи с входным блоком схем стабилизатора тока, входы осталь И | соединенный входами с° выхода- ных К стабилизаторов соединены с ми первого и второго регистров, выходами блоков двухвходовых схем два блока из К -двухвходовых схем , вторые входа последних в каждый, первые входы которых вом и втором блоках соединены соединены с устройством управлени , соответственно с выходами первого отличающий с тем, что, и третьего регистров.
447828