SU465726A1 - Устройство задержки импульсов - Google Patents

Description

1

Изобретение относитс  к области импульсной техники и может использоватьс  в радиоэлектронных устройствах дл  регулируемой задержки случайной последовательности пр моугольных импульсов.

Известны устройства задержки импульсов, содержащие распределитель импульсов, ждущий генератор временных интервалов, состо щий из первой цепочки последовательно включенных k + п  чеек задержки, и блок логики, состо щий из дешифратора, к которому подключены выходы триггеров, к одним входам которых через логические схемы «ИЛИ подключены выходы второй цепочки последовательно включенных  чеек задержки, кроме первой и предпоследней.

Цель изобретени  - повышение точности воспроизведени  временных параметров случайной последовательности импульсов при увеличении значени  задержки и расширение частотного диапазона.

Это достигаетс  тем, что в предлагаемом устройстве выходы распределител  подключены к входам нечетных  чеек задержки первой цепочки задержки, выходы которых и выходы распределител  через логические схемы «И подключены к вторым входам триггеров, входы четных  чеек задержки первой цепочки подключены через логические схемы «И к выходам триггеров, а выход второй цепочки

задержки подключен к входу распределител  импульсов.

На фиг. 1 изображена блок-схема предлагаемого устройства; на фиг. 2 - временные диаграммы напр жений в соответствующих точках устройства.

Устройство задержки импульсов состоит из распределител  импульсов 1, например счетчика импульсов с дешифратором, ждущего геператора 2 временных интервалов, образованного кольцевой схемой последовательно соединенных  чеек задержки 2i - 2„ (например, одновибраторов), и блока логики 3, состо щего , например, из  чеек задержки 3i - З, дешифратора 3, триггеров 4|-4„ с раздельным входом, логических схем «И, «ИЛИ.

Устройство работает следующим образом. Случайна  последовательность пр моугольных импульсов поступает на вход распределител  импульсов 1, который распредел ет перепады напр жений, соответствующие временным параметрам входной импульсной последовательности по входам  чеек задержки 2, 2fc-i, . . ., 2п-з, ждущего генератора 2 временных интервалов (см. фиг. 2;  чейка задержки 2i запускаетс  от переднего фронта первого импульса,  чейка задержкц 2n- - от заднего фронта первого импульса,  чейка задержки 2п-з - от переднего фронта второго

импульса и т. д.). Ждущий генератор 2 временных интервалов входит в режим генерации (кажда  последующа   чейка задержки запускаетс  от заднего фронта импульса, сформированного предыдущей  чейкой задержки, см. фиг. 2).

От переднего фронта первого импульса последовательно запускаютс   чейки задержки 3i - 3с блока логики 3 (диаграммы напр жений С/3- Us.}. Ячейка задержки 3i (инверсный вход СУз совместно с  чейкой задержки 2i ждущего генератора 2 временных интервалов посредством логической схемы «И формируют сигналы запуска триггера 4i (диаграммы напр жений С/ь Us, Ug). Запуск каждого следующего триггера происходит от сигналов предыдущего триггера и выходных сигналов  чеек задержки ждущего генератора 2 временных интервалов и распределител  импульсов 1, объединенных посредством логических схем «И (диаграммы напр жений UK, - f/ie).

На всех выходах распределител  импульсов 1, соединенных с логическими схемами «И, кроме выхода, соответствующего числу зафиксированных перепадов напр жений входной импульсной последовательности, присутствует логическа  «1. Ячейки задержки Зг - Зе посредством логических схем «И, «ИЛИ формируют сигналы установки в исходное состо ние триггеров (диаграммы напр жений U, Ue, Us) и распределител  импульсов (диаграмма Us).

Сигналы с выходов триггеров совместно с выходными сигналами  чейки ЗБ посредством логических схем «И формируют сигналы запрета (диаграммы напр жений Ui -С/2о), осуществл ющие срыв генерации и подготовку  чеек задержки ждущего генератора 2 временных интервалов к приему очередной импульсной последовательности. Кроме того, выходные сигналы триггеров поступают в дещифратор Зт, формирующий выходные сигналы С/выхВрем  задержки определ етс  задержкой в блоке логики 3 и может регулироватьс  количеством периодов, генерируемых ждущим генератором временных интервалов; количеством временных  чеек задержки п; длительностью импульсов, формируемых  чейками задержки ждущего генератора. Кроме того, возможна многократна  задержка импульсов. Дл  нормальной работы устройства необходимо правильно выбрать временные параметры  чеек задержки (врем  восстановлени  при их разработке) или количество  чеек задержки .

При правильном выборе временных параметров врем  восстановлени  не зависит от временных параметров входной импульсной последовательности, и, следовательно, минимальна  длительность задерживаемых импульсов (максимальна  частота следовани  импульсов в задерживаемой последовательности) ограничена только частотными свойствами используемых элементов.

Предмет изобретени 

Устройство задержки импульсов, содержащее распределитель импульсов, ждущий генератор временных интервалов, состо щий из первой цепочки последовательно включенных k + п  чеек задержки, и блок логики, состо щий из дешифратора, к которому подключены выходы триггеров, к одним входам которых через логические схемы «ИЛИ подключены выходы второй цепочки последовательно включенных  чеек задержки, кроме первой и предпоследней, отличающеес  тем, что, с целью повыщени  точности воспроизведени 

временных параметров случайной последовательности импульсов при увеличении значени  задержки и расширени  частотного диапазона , выходы распределител  подключены к входам нечетных  чеек задержки первой цепочки

задержки, выходы которых и выходы распределител  через логические схемы «И подключены к вторым входам триггеров, входы четных  чеек задержки первой цепочки подключены через логические схемы «И к выходам

триггеров, а выход второ цепочки задержки подключен к входу распределител  импульсов .