SU466507A1 - Устройство дл преобразовани правильной двоично-дес тичной дроби в двоичную дробь - Google Patents

Description

4, 5 и 6. Информаци  по этим входам аппаратурно умнон ;аетс  на 2. Одновременно на вторые входы этих же интеграторов поступает из регистра двоичного эквивалента 2 дополнительный код двоичного эквивалента основани  дес тичной системы счислени . В первом шаге интегрировани  цикла обработки младшего разр да дес тичной дроби в интеграторах 4, 5 и 6 образуетс  разность между удвоенным значением двоично-дес тичного кода младшего разр да дроби и величиной двоичного эквивалента основани  дес тичной системы счислени . В зависимости от знака полученной разности на выходе интегратора 4 по вл етс  либо величина прираш,ени  переменной интегрировани , равна  2-™, либо нуль; на выходе интегратора 6 либо величина прирапдени  переменной интегрировани , равна  значению приращени  с выхода интегратора 5, либо величина подынтегральной функции данного интегратора . С выхода интегратора 4 приращение поступает на вход интегратора 7, с выхода интегратора 6 - на третьи входы интеграторов 4, 5 и 6. В последующих шагах интегрировани  цикла обработки младшего разр да дроби в интеграторах 4, 5, 6 образуетс  разность между удвоенным значением приращени  с выхода интегратора 6 и величиной двойного эквивалента основани  дес тичной системы счислени , знак которой определ ет величину выходных приращений интеграторов 4 и 6. В интеграторе 4 величина в каждом шаге интегрировани  умножаетс  аппаратурно на 2, в интеграторе 1 накапливаетс  m разр дов двоичного эквивалента младшего разр да дроби.

Через m шагов интегрировани  (цикл обработки одного разр да дес тичной дроби) двоичный эквивалент младшего разр да дес тичной дроби, выраженный т двоичными разр дами (т - число разр дов приращений), с выхода интегратора 7 поступает на четвертые входы интеграторов 4, 5 и 6. По этим входам приращени  аппаратурно умножаетс  на 2-. В этом же шаге интегрировани  на первые входы интеграторов 4, 5 и 6 поступает двоично-дес тичный код следующего разр да дроби, а в интеграторе 7 устанавливаетс  нулевое значение подынтегральной функции. Содерлшмое регистра двоичного эквивалента 2 на входы интеграторов поступает в каждом шаге интегрировани . В интеграторе 7 теперь накапливаетс  т разр дов двоичного эквивалента двух младших двоично-дес тичных разр дов дроби.

После выполнени  N m-n шагов интегрировани  (  - число разр дов дроби) в регистре интегратора 7 записан двоичный код заданной двоично-дес тичной дроби.

Выполнение устройства дл  преобразовани  правильной двоично-дес тичной дроби в двоичную дробь на однотипных интеграторах в микроэлектронном исполнении существенно повышает надежность его работы и технологичность изготовлени , особенно если учесть, что блок управлени  и интеграторы используютс  и дл  решающей части цифровых интегрирующих машин и дл  устройства преобразовани .

Предмет изобретени 

Устройство дл  преобразовани  правильной двоично-дес тичной дроби в двоичную дробь, содержащее регистры и блок управлени , отличающеес  тем, что, с целью повышени  надежности работы устройства, оно содерл :ит интеграторы; причем выход двоично-дес тичного регистра соединен с первыми входами первого, второго и третьего интеграторов; выход регистра двоичного эквивалента соединен со вторыми входами первого и третьего интеграторов; выход третьего интегратора соединен с третьими входами первого, второго и третьего интеграторов, выход второго-с входом третьего интегратора, выход первого - с входом четвертого интегратора, выход которого соединен с четвертыми входами первого, второго и третьего интеграторов, а выход блока управлени  соединен с входом первого интегратора и с управл ющими входами регистров и интеграторов.