SU524181A1 - Система дл синтеза тестовых сигналов - Google Patents

Description

1

Изобретеине относитс  к ъычкспктепъ-ной TexHHJce и, в частности к системам ав ToxiaTHHSCKoro синтеза тестов контрол  работоспособности и диагностики неисправностей сложных цифровых объектов, узлов, бло- ков и устройств средств вычислительной техники и автоыатию, построенных на иите- граль ьк схе:лах.

Известны системы, содержанзде ЦВМ., соединенную двусторонними св з ми с блоком сопр }кени , регистр входного вектора, выход которого соединен со входо;-. образна объекта, а вход через коммутатор подключе к блоку сопр жени , устройства коммутации соединенные с соответствующими входами и выхода:-.и1 образца объекта.

Дл  современных цифровых объектов разработка тестов, обладающих гарантировап- ной полнотой (т.е. способностью обнаруживать заданный класс неисправностей объектов ) или заданной точностью диагностики  вл етс  чрезвычайно сложной задачей.

Известные системы автоматизации решени  этой задачи можно разделить на две категории.

К первой категории относ тс  системы, целиком базирующиес  на универсальньк ЦВМ общего назначени  и не содержащие каких-либо специальных аппаратных средств. В таких системах задачи, св занные с создание ,; тестов, решаютс  на стандартно;.: оборудовании ЦВМ с помо.щь.о соответствуюшего комплекса программ. Наиболее эффект .гшные методы синтеза тестов о использоБанием подобных систем основываютс  ufi програ:-/ л1но.1 моделировании задахп-юхо объекта GO и всех его модификаций O)02,,0 соответствующих неисправност м 1,2,...,К псевдослучайных входных послецова: ЗХ1Ы1ОСТЯХ, рассматриваемьтх как потенциальные тесты. Эти послсдовате.льносги генерируютс .  сгтециа.льной программой, н ка;кда  из тшхХ- прикла.дываетс  ко входа;-,; ыоц.&

лей объективов о к

В результате .уюделгровани  этих объектов на послеаовате.иьности , вычисл ютс  их выходные реахсции Уд Л к на эту последовательность.

Реакции у |, Y,.-.,V, сравниваютс  с реакцией v с целью составлени  списка та мексправюсти (...анные выбираютс  из ОЗУ 10); ои.щее управление- процессом синтеза тес та, составпелие списков неисправностей, об наруживаемых из исследуемых входных последовательностей, вывод тестов и других данных. Перед началом работы ко1 шлексу пропра:лм ЦВМ 7 задаетс  исходна  ннформаци , определ юща  объект, дл  которого производитс  построение тестов. Эта инфор маци  включает; перечень типов интегральных схем объекта с указанием, кака  из этих схем подключена к каждому процессору 9; перечень всех входов объекта, входов синхронизации,, входов установ1Ш в исходно ( в си:утоличес1ШХ или физических состо ние (в си;утоличес1ШХ или физических адресах выходов регистра 3; входную последовательность приведени  объекта в исходное состо ние и последовательность сигналов цикла синхронизации. Кроме того, машина должна содержать заранее введенные библиотечнъю данные, в том числе модели (моделирующие програм мы) всех типов интегральных; схем, спис1сн их наиболее веро тных неисправностей, данные , характеризующие контрольную аппаратуру и, в частности, возможные законы фор мировани  псевдослучайньгх входных последовательностей и т.д. Работа системы начинаетс  с загрузки моделирующих программ в ОЗУ 1О процессоров 9, соответствующих тем типам интегральных схем, которые подключены с помощью устройств 8 к этим процессорам. Эти нрограммы извлекаютс  организующей программой из внещне .;.м ти ЦВМ 7 и передаютс  через шины св зи 5 и регистры 12 процессоров в ОЗУ Ю. После загрузки программ в ОЗУ засылаютс  данные, модифицирующие эти программы в соответствии с типами неисправностей интегральных схем на которых будет исследоватьс  входна  последовательность, рассматриваема  как возможный гест объекта. В моделирующую программу каждого процессора ввод тс  одновременно Г неисправностей (где Г- разр дность слова ОЗУ 10). Таким образом, программа каждого процессора обеспечиьает параллельное моделирование Г модификаций интегральной схемы, соответствующих Г ее различным неисправност м. Организующа  программа систек ш обеспечивает приложение ко входам объекта 1 последовательности приведени  объекта в исходное состо ние. В каждом такте i: этой последовательности система работает следующим образом . Входной сектор, соответствующий такту t , передаетс  ЦВМ 7 через блок сопр жени  6 и коммутатор 4 в регистр 3, что обеспечивает приложение этого ра ко входам объекта 1 По окончаннм переходных процессов в объекте ЦВМ 7 с помощью сигналов, передаваемых по шинам св зи Sj запускает выполнение моделирующих программ в процессорах 9. Калодый процессор 9 работает автономно, независимо от других, под управлением программы , наход щейс  в его ОЗУ 10. В начале выполне1ги  программы каждого процессора значени  сигналов, установившиес  на входах интегральной схемы объекта 1, с которой св зан данный процессор, считываютс  с помощью блока 18 в регистр 15 к да- через регистр 12 записываютс  в ОЗУ Ю- Эти значени  сигналов рассматриваютс  как значени  входов моделей интегральной схемы. На основании этих значений входов и состо 1ш  в такте t -1 моделирующа  программа вычисл ет состо ние всех элементов каждой модели. Выч11сление строитс  как итеративный процесс. Он считаетс  законченным , если состо ние элементов каждой модели оказываетс  неизменным в двух еле- дующих одна за другой и терапи х. Конец вычислени  фиксируетс  индикатором 19 процессора , по сигналу которого блок 13 унравлени  сигнализирует ЦВМ 7 об окончании выполнени  его програмксы. По окончании въшолнени  моделирующих программ всеми процессорами 9 сис-темы организующа  программа ЦВМ 7 подготавливает вектор входной последовательности, соответствующий такту1+1 и описанный процесс повтор етс . По окончагши приложени  последовательности приведени  объекта в исходное состо ние образец объекта 1 оказываетс  в известном начальном состо нии. В соответствующее начальное состо ние привод тс  также модели интегральных схем, реализуемые программами процессоров 9 (если в эти модели не внесены неисправности, то они наход тс  в том же состо нии, что и соответствующие интегральные схемы объекта). Затем ЦВМ 7 начинает процесс генерировани  и исследовани  входных последовательностей , рассматриваемых в качестве возможных тестов. При этом работа системы в каждом такте 1 любой такой последовательности скдадываетс  из описанных действий, выполн емых в такте t последовательности приведени  объекта в исходное состо ние, и р да дополнительных. Дополнительными действи ми процессоров 9  вл ютс  сравнение полученных в результате вычислени  значений выходов моделей интегральных схем, преобразованных в соответствии с типами провер емък неисправностей , с фактическими значени ми въьходных с блоком сопр жени  и с соответствующим ОЗУ. Кроме того, процессор системы содержит регистры адреса и данных, блок управлени , подключенные к шине св зи с ОЗУ, и счетчик команд, выход которого сое динен с первым входом регистра адреса. Выход регистра данных под1шючен к первым входам буферного регистра, блока коммутации , регистра кода операции, блока выполне ни  логических операций, входу счетчика команд и второму входу регистра адреса. Второй вход блока коммутации соединен со входом процессора,выход - со вторым входом- буферного регистра, соединенного двусторонними св з ми с блоком выполнени  логических операций, выход которого подключен ко входу индикатора окончани  моде лировани  и к первому входу дешифратора результатов, второй вход которого и соот- ветствуюший вход регистра данных соединены с выходом буферного ре1 истра. Выходы регистра кода операции, индикатора окончани  моделировани , дешифратора результатов и дешифратора адреса процессора подключены к соответствующим входам блока управлени . Вход дешифратора адреса процессора , второй вход регистра кода операции и соответствующие входы и выходы регистра данных и блока управлени  подключены к шине св зи с блоком сопр жени . Дл  данной системы врем  Tj анализа одного такта теста определ етс  формулой г - РЧ- Ч- Тс Т.е. в п раз меньше, чем дл  известных систем синтеза первой категории, и в п раз меньше, чем дл  системы второй категории дл  приведенного ранее примера объекта 0,03 сек. При этом а ютема позвол ет моделировать любые логические неисправности внутренних элементов интегральных схем объекта и не требует дл  синтеза тестов специально приспособленны образцов объектов. Система применена при синтезе тестов дл  синхронных объектов, допу кающих внешнюю синхронизацию, конструкци  которых предусматривает возможность под ключени  соответствующих контактных уст ройств к внешним выводам интегральных, схем. Никаких других ограничений на схему и конструкцию объекта не накладываетс . Тесты, получаемые с помощью данной системы, рассчитаны на применение совместно с любой контрольной аппаратурой, обеспечивающей подачу тестов на входы объектов контрол , считывание логичесхшх значений сигналов с выходов всех интегра ых схем объекта и сравнение этих значеий с эталонными значени ми, заданным в рограмме контрол  или получаемьаш от талонного образца объекта. На фиг. 1 приведена блок-схема системы; на фиг. 2 - блок-схема специализированного процессора. Система содер ниит образец объекта It интегральные схемы з,- 2ц , регистр 3 входного вектора, - коммутатор 4, шины 5, св зи, блок 6 сопр жени  ЦВМ 7, устройства коммутации8 8{ специализированные процессоры 9({ и ОЗУ Ю. Специализированный процессор содержит регистр 11 адреса, регистр 12 данных, блок 13 управлени , счетчик 14 команд, буферный регистр 15, регистр 16 кода операций блок 17 логических операций, блок 18 коммутации , индикатор 19 окончаний моделировани , дешифратор 2О результатов и дешифратор 21 адреса процессора. Регистр 3 входного вектора предназначен дл  запоминани  и приложени  ко входам объекта 1 сигналов, соответствующих текущему такту исследуемой входной последовательности . С помощью коммутатора 4 обеспечиваетс  последовательно-параллельный прием данных в регистр 3 с шин сопр жени  с ЦВМ машиной. Каждый процессор 9 слулшт дл  моделировани  соответствующей ему интегральной схемы 2 объекта 1 (с учетом; имитируемых неисправностей этой схемы) с помощью программы , хранимой в соответствующем данному процессору ОЗУ 1О. Система работает следующдм образом. Вместе с соответствующим кo fflлeкcoм программ ЦВМ 7 обеспечивает выполнение следующих управл ющих функций в системе: генерирование входных последовательностей , испытываемых в качестве возможных тестов дл  заданного цифрового объекта; приложение входнък последовательностей и сигналов синхронизации ко входам объекта (через коммутатор 4 и регистр 3); загрузку моделирующих программ в ОЗУ 10 (через шины св зи 5 и соответствующие узлы процессоров 9); модификацию моделирующих программ в соответствии с типами провер емых неисправностей интегральных схем объекта; запуск процессора 9 в каждом такте провер емой входной последовательности дл  вьшолнени  моделирующих программ; обнаружение момента окончани  работы моделирующих программ в каждом такте и накопление в ОЗУ машины данных, опреде- д ющих все обнаруживаемые в текущем так-

niO

и

Составитель А. Жеренов Редактор Л. Утехина Техред И. Ковач Корректор А, Лакида

Заказ 4995/432Тираж 1029Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектна , 4