SU528703A1 - Распределитель импульсов - Google Patents

Description

1

Изобретение относитс  к области автоматики и вычислительной техники.

Известен распределитель импульсов, выполненный на элементах И-ИЛИ-НЕ по кольцевой схеме. Недостатками такого распределени   вл ютс  слол-сность схемы и низка  надежность 1.

Известен также распределитель импульсов, содержащий триггеры на элементах И-НЕ в каждом из п каналов, соединенных в кольцо, и шины двухтактного запуска 2. НедостатKOiM такого распределител   вл етс  то, что он содержит потенциальные логические элементы И-ИЛИ-НЕ, которые по сложности схемы и количеству ее элементов превосход т логические элементы И-НЕ.

Цель изобретени  - упрощение схемы распределител  импульсов.

Это достигаетс  тем, что выход первого плеча каждого п-го триггера соединен с одним из входов первого плеча всех последзющих триггеров , кроме предшествующего, причем шина первого такта запуска соединена со входами второго плеча всех четных, а шина второго такта запуска - со входами второго плеча всех нечетных триггеров.

На фиг. 1 представлена логическа  схема предлагаемого распределител  импульсов на шесть выходов; на фиг. 2 - временна  диаграмма работы распределител  импульсов.

Распределитель импульсов содержит выходные клеммы 1-6 и триггеры, выполненные на элементах И-НЕ 7-18. Элементы 7, 9, 11, 13, 15, 17 образуют первые плечи триггеров, элементы 8, 10, 12, 14, 16, 18 - их вторые плечи . Выходы элементов 7, 9, 11, 13, 15, 17  вл ютс  выходами распределител  импульсов.

Выход первого плеча каждого триггера соединен с одни.м из входов первого плеча следующего триггера, таким образом триггеры объединены в шестизвенное кольцо.

Входные клеммы 19-24 вторых плеч всех триггеров  вл ютс  тактовыми входами распределител . На входные клеммы 20, 22, 24 условно четных триггеров, соединенные шиной первой такта, подаетс  пр ма  тактова  последовательность Т, а на входные клеммы 19, 21, 23 нечетных триггеров, соединение шиной

второго такта - инвертированна  Т носледовательность входных тактовых импульсов.

Элементы 25, 26  вл ютс  внешними по отношению к схеме собственно распределител  импульсов и служат дл  его включени  импульсом «Нуск, подаваемым на пусковой

вход 27.

Схема распределител  импульсов работает следующим образом. До момента TO на вход пуска 27 подаетс  сигнал логической «1, на выходы элементов 25, 26 и выход 1 распределител  - сигнал логического «О, на выход

2 - сигнал логической «1. Логический «О иодаетс  с выхода 1 ка входы элементов 9, И, 13, 15, обеспечива  на выходах 6, 5, 4 и 3 сигналы логических «1. В момеит to иа иусковой вход 27 подаетс  сигнал логического «О, и элементы 25, 26 перестают участвовать в работе распределител .

Логические сигналы на выходах 1-6 с момента То до TI не измен ютс , так как триггер на элементах 17, 18, наход сь в устойчивом состо нии (, «О - на выходе элемента 18 и «1 иа выходе элемента 17), обеспечивает логическую «1 на выходе 2. На выходе 1 сохран етс  логический «О, так как на все входы элемента 7 поступают сигналы логических «1.

В момент T на тактовый вход 24 поступает логический «О. На выходе элемента 18 устанавливаетс  логическа  «1. На все входы элемента 17 поступают сигналы логических «1, на выходе 2 устанавливаетс  логический «О, который подаетс  на входы элементов 7, 9, 11, 13, перевод  выход 1 в состо ние логической «1 и поддержива  логическую «1 на выходах 4-6 расиределител . С момента TI до тг это состо ние сохран етс . В момеит Т2 на тактовый вход 23 поступает логический «О. На выходе элемента 16 устанавливаетс  логическа  «1. На все входы элемента 15 поступают сигналы логических «1. На выходе 3 схемы устанавливаетс  логический «О, который подаетс  на входы элементов 17, 7, 9, 11, перевод  выход 2 в состо ние логической «1 и поддержива  логическую «1 на выходах 1, 6, 5 распределител . С момента Т2 до тз это состо ние сохран етс .

В момент Гз логический «О устанавливаетс  на выходе 4 схемы. С мо.мента Тз до Т4 на выходе 4 - логический «О, иа выходах 1, 2, 3, 5, 6 - логическа  «1. С момента Т4 до TS на выходе 5 - логический «О, на выходах 1, 2, 3, 4, 6 - логическа  «1. С момента TS до TG

на выходе 6 - логический «О, иа выходах 1-5 - логическа  «1. В момент те завершаетс  первый цикл работы схемы (сигнал логического «О вновь по вл етс  на выходе 1), в момент Ту - второй цикл, в момеит тв - третий и т. д.

Схема доцускает несовпадение во вре.мени положительиых и отрицательных фронтов импульсов тактовых последовательностей Т и Т до величины, равной утроенному значению времени задержки распространени  сигнала через логический элемент.

Нредлагаемый распределитель целесообразио примен ть только в четырех, шести и восьмиразр дных устройствах, так как при выполнении распределител  иа число разр дов больше восьми резко возрастают аппаратуриые затраты .

Claims (2)

1.Н. Н. Букреев и др. Микроэлектронные схемы цифровых устройств, М., «Советское ра;uo , 1973 г., стр.228, рис. 6. 23.

2.Авт. св. № 354585. кл. Н ОЗК 23/24, 08.12,69 г. (ирототип).

uS.l

IP T-j Т2 Zs

. 2

Ту