Изобретение относитс к импульсной технике. Известен делитель частоты импуль сов , состо щий из счетчика импульсов на триггерах, блока управлени , схемы совпадений, цепи установки счетчика в исходное состо ние, содержащей последовательно соединенные чейки и и ИЛИ fl . Недостатком такого счетчика вл етс недостаточна надежность. Наиболее близким по технической сущности к данному изобретению вл етс делитель частоты, содержащий генератор импульсов, триггерный счетчик импульсов, входы установки триггеров которого соединены с выходами логических элементов И, один вход каждого из которых соединен с выходом первого дешифратора, друг в ходи которого соединены с одноименными входами второго дешифратора и с выходами триггеров счетчика, а соответствующие выходы дешифраторов соединены между собой и подключены ко входам блока управлени , выходы которого подключены ко вторым вход логических элементов И 2. Недостатком этого делител вл етс недостаточное быстродействие. Целью изобретени вл етс повышение быстродействи . Поставленна цель достигаетс тем, что в делитель частоты, содержащий генератор импульсов, триггерный счетчик импульсов, входы установки триггеров которого соединены с выходами логических элементов И, один вход каждого из которых соединен с выходом первого дешифратора, одни входы которого соединены с одноименными входами второго дешифратора и с выходами триггеров счетчика, а соответствующие другие входы дешифраторов соединены между собой и подключены к первым выходам блока управлени , другие выходы которого подключены ко втЪрым входам логических элементов И, введены счетный триггер и логический элемент ИЛИ, причем вход счетного: триггера соединен с выходом генератора импульсов, выход счетного триггера соединен со входом триггерного счетчика импульсов и дополнительным входом второго дешифратора , а входы логического элемента ИЛИ соединены с выходами дешифраторов . На чертеже показана структурна электрическа схема предлагаемого делител . Делитель содержит генератор импульсов 1, триггер 2, счетчик 3 из триггеров 4-7, дешифраторы 8,9, блок управлени 10, логические элементы И 11-14, логический элемент ИЛИ 15. Выходной сигнал снимаетс с выхода 16. Принцип работы описываемого делител заключаетс в следующем ВЕЛходные импульсы генератора импульсов 1 поступают на вход счетчи ка 3 с последовательным переносом. образованного триггерами 4-7, которые работают в счетном режиме. В бло ке управлени Ю хранитс информаци о любом требуемом коэффициенте делител частоты- код N(np и о исходном состо нии делител частоты NO Код поступает на. входы дешифраторо 8и 9, а код NO подаетс в виде разрешающих (запрещающих С) потенциалов на первые входы двухвходовых элементов И 11-14. В процессе работы,- при накоплении на счетчике 3 информации, равной кoдyN jnp,вo втором дешифраторе 9 происходит совпадение состо ний триггеров счетчика 3, поступающих на первые входы дешифратора 9, с кодом , поступающим с выходов блока управлени 10 на другие входы дешифраторов 8,9, в результате чего на выходе дешифратора 9 формируетс сигнал, соответствующий каждому Nv,,,p импульсу с выхода генератора импульсов 1. Сигнал с выхода дешифратора 9поступает через логический элемен ИЛИ 15 на выход 16 устройства.В процессе дальнейшей работы в -счетчике продолжаетс накопление информации . В св зи с тем, что триггер 2 непрерывно работает в режиме делени на два, на вход счетчика 3 поступает каждый второй импульс с выхода генератора импульсов 1, поэтому информаци , соответствующа кодуМ,,|рр по вл етс на входах дешифратора 8, св занных с выходами.триггеров счетчик при действии каждого 2 Мчщр импульса с выхода генератора импульсов 1. При этом/ в дешифраторе 8 происходит сов падение состо ний триггеров счетчик 3 с кодом Nv/np f поступающим на входы дешифраторов 8,9 с выходов блока управлени 10 и на выходе дешифратор 8 формируетс сигнал, соответствующий каждому 2 Nynp импульсу с выхода генератора импульсов 1. Сигнал с вы хода дешифратора 8 поступает череэ логический элемент ИЛИ 15 на выход 16 устройства и в виде разрешающего потенциала на входы логически элементов И 11-14. В результате совпадени Ч и Ч (не совпадени О и . 1 ) сигналов на первом и втором логических элементах И 11-14 на их выходе по вл етс (не по вл етс ) сигнал, производ щий установку исходного состо ни в триггерах счетчика 3, соответствующего коду NO , который поступает на первые входы логических элементов И 11-14 с выходов блока управлени Ю. Далее работа делител частоты повтор етс Таким образом, на выходе 16 делител частоты выдел етс каждый импульс и каждый 2 импульс за врем прохождени каждых 2 ,p импульсов с генератора импульсов 1, т.е. по вл етс каждыйN,ppимпульс из выходной последовательности импульсов генератора импульсов 1, что соответствует требуемому коэффициенту делени Nv,np делител частоты . Но установка в исходноесосто ние триггеров счетчика 3 происходит при накоплении информации равной счетчике. Это соответствует только четным коэффициентам делени , а на четных коэффициентах делени установка исходного состо ни в триггер не требуетс ... Следовательно триггер 2 работает в режиме непрерыЕ;ного двоичного счета, за -счет чего и достигаетс высокое быстродействие предлагаемого делител частоты. Установка исходного состо ни в триггерах счетчика 3 происходит в паузе между импульсами с выхода триггеру 2, а так как триггер 2 работает в режиме двоичного непрэрывного счета, то на входе счетчика действует сигнал с частотой в два раза меньшей чем частота с выхода генератора импульсов 1. Формула изобретени Делитель частоты импульсов, содержащий генератор импульсов, триггерный счетчик импульсов, входы . установки триггеров которого соединены с выходами логических элементов И, первые входы которых соединены с выходом первого дешифратора, перва группа входов которого соединена с одноименными входами первой группы второго дешифратора и с выходами триггеров счетчика, а входы второй группы первого дешифратора соединены с соответствующими входами второй группы второго дешифратора и подключены;к первой группе входов б.лока управлени , выходы второй группы которого подключены ко вторым входам логических элементов И, о тличаЮщийс . тем,.что, с целью повышени быстроде.йстви , -в него введены счетный триггер и логический элемент ИЛИ, причем вход счетного триггера соединен с выходом генератора импульсов, выход
Ьчетного триггера соединен со входом триггерного счетчика импульсов и дополнительным входом второго дешиф ратора , а входы логического элемента ИЛИ соединены с выходами дешифраторов .
Источники информации, прин тые во внимание при экспертизе
J.. За вка ФРГ № 1928327, кл. 21а 36/22, 16.04.68.