SU662937A1 - Устройство дл вычислени функции - Google Patents

Description

1 , , Предлагаемое изобретение отиоситс к области цифровой вычислительной техники и может бьать использовано в цифровых вычислительных машинах и ,- . устройствах, построенных на рснойе . больших интегральных схем. i Известно устройство дл  вычислени функции , содержащее два суммато ра, регистры и счетчики 1. Иедостат ком этого устройства  вл етс  oTHioc« тельно низкое быстродействие. Наиболее близким к изобретению по своей технической сущности  вл етс  устройство, содержащее входной и выходной регистры, первый и второй сумматоры , регистр сдвига, блок сдвига и шифратор, вход которого соединен с выходом регистра сдвига, выход взгод ного регистра соединен с первым входом первого сумматора, выход которого соединен с первым входом входного регистра, первый и второй входы йторого сумматора соединены с выходами блока сдвига и выходного регистра соответственно, а выход соединен с первым входе выходного регистра 2 Недостатком известного устройства  вл етс  невозможность выполнени  . вычислений, когда в устройство посТупили еще не все разр ды входного слова , например, когда вхо.цна  информаци  поступает, последовательно разр д за разр дом с цифровых измерительных приборов поразр дного уравновеааивани  или преобразователей аналог-код. Это снижает: Шстродействйе системы. Другим недостатком известного устройства  вл етс  сложность его интегрального исполнени , св занна  с большим числом внешних выводов, Прёйл ага ёйоё у St ройст и о бтл ича ет с  от изйёстного тем, что оно содер-жит первый koiuBvtyTaTop, первый и вто- , рой входы которого соединены с выходами шифратора и регистра сдвига соответственно, а вьгход соединен .со вторым входом первого сумматора, первый и второй злементы И, первый h .второй элементы запрета, элемент задержки , триггер и второй коммутатор, входы которого соединены с выходами регистра сдвига и выходного регистра соотйетственно, первый выход второго ксвлмутатора соединен с первым входом перйого элемента И и .с запрещающим входом первого элемента запрета, первый вход которого соединен с выходом триггера,- первый вход которого соединен со вторым выходом второго коммутатора , а второй вход - со вторыми

662937 ..

входами первых элементов И запрета и через элемент ЗсЩержки - со входом рёгйстрасдвига. Третий вход первого

коммутатора соединен с первым входом

второго элемента И, выход которого соединен со вторым входом выходного регистра, а второй вход - со вторым входом входного регистра и с выходом второго элемента запрета, запрещаювдий вход которого соёДйнеас втаходом энйкбвогЬ.разр да первого сумматора, входы блока сдвига соединены с выходами регистра сдвига и выходного регистра соответственно.

На чертеже изображена ст р уктурна  схема устройства дл  вычислени  функции .15

В состав устройства вход т входной регистр 1, первый сумматор 2, регистр сдвига 3, шифратор 4 и первый коммутатор 5. Выходы входного регистра 1 св заны с первыми входами 20 первого сумматора 2, вторые входы которого подключены к выходам коммутатора 5. Выходы сумматора 2 соедиЙенысо входами {эёгистра i,Регистр сдвига 3 содержит (п+3) 25 разр дов. Выходь йервых п его разр дов св заны со входами шифратора 4 и коммутатора 5. Выходы шифратора 4 подключён ко втором входам коммутатора 5.30

В состав устройства вход т также выходной регистр б, второй сумматор 7, блок сдвига 8 и второй коммутатор 9. Выходы выходного регистра б подклю чены к первым входам второго сууолатора 7, к информационным входам блока сдвига 8 и kо входам второго коммутатора 9.Выходы регистра сдвига 8 св зана со бторьоли входами сумматора 7, выходыкоторого подключены ко входам внкодйрго регистра 6. Выходы ре 40 гистра сдвига 3 подключены к управл ющим вxoдa J блока сдвига 8 и коммуTaijppa 9. каждого 1-го разр да регистра сдвига 3 св зан с управл ющим входом сдвига на i разр дов бло- 45 ка сдвига 8, который предназначен дл  сдвига кода от одного до п раэр ДЬё. Поэтому к его управл ющим входйм подключены первые п разр дов регистра сдвига 3. 50

В состав устройства также вход т эJ eмeнты запрета 10,11, элементы И 12,13, триггер 14 и задержки 1,5. Выход элемента задержки 15 св зан Of- цепью сдвига регистра сдвига 3. „ Знаковый разр д сумматора 2 св зан с инверсным рхрдом элемента запрета 10, выход которого подключен к цепи приема кода входного регистра 1 и к первому йходу элемента И 12. Bыk6д эЛёмента И 12 св зан с цепью приема ко- 60 да выходного регистра б. Первый выход коммутатора 9 подключен ко входу эле мента И 13 и к инверсному входу элемента запрета 11. Второй выход коммутатора 9 подключен .к информационному 65

входу триггера 14, выход которого св зан со-входом элемента запрета 13,

Устройство также содержит информационные входы 16,17, управл ющие входы 18-20 и выходы 21,22. Информационные входы 16,17 подключены к управл ющим входам коммутатора 5. Управл юищй вход 18 св зан со входом элемента запрета 10 . Управл ющий вход 19 подключен к третьему управл ющему входу коммутатора 5 и ко второму входу элемента И 12.

Управл ющий вход 20 св зан с управл ющим входом триггера 14 и входами элемента запрета 11 и элемента И 13, выходы которых соединены с выходами 21,22. Кроме того, управл ющий вход 20 соединен со входом- элемента за- .деркки 15.

Сумматоры 2,7 могут быть комбинационными . Входной и выходной регистры могут быть построены на основе триггеров с внутренней задержкой. Входной регистр 1 содержит п разр дов а выходной регистр 6 содержит (п+2) разр да, причем двастарших разр да предназначены дл  хранени  целой Части результата.

- В шифраторе 4 записаны в дополнительном коде константы in (1+2), где i.l,2....n.

Коммутатор 5 содержит п групп элементов И, по три элемента в каждой группе. Первый вход первого элемента И 1-й группы подключен к выходу (1-1)-го разр да регистра сдвига 3.

Первый вход второго элемента И каждой i-й группы св зан с выходс 1 i-ro разр да регистра сдвига 3. Первый ё)4од третьего элемента/И каждой 1-й группы подключен к i-му выходу шифратора. Вторые входы элементов И всех трех групп св заны соответственно с информационными вхог.ами 16,17 и управл ющим входом 19. Выходы элементов И каждой группы объедин ютс  с помощью элементов ИЛИ.

Коммутатор 9 построен из (п+2) групп элементов И. Кажда  группа

состоит из двух элементов И. Первый вход первого элемента И каждой i-й группы св зан с выходом i-ro разр да

выходного регистра 6. Первый вход второго элемента И каждой i-й группы св зан с выходом (i+l)-ro разр да выходного регистра б (предполагаетс , что старите разр ды выходного регистра 6 иметот меньшие номера). Вторые входы элементов И каждой i-й группы, св заны с выходом (i+l)-ro разр да регистра сдвига 3. Выходы первых элементов И всех групп объединены с помощью элементаИЛИ, выход которого «бдключей ко входу элемента И 13. Выходы вторых элементов И всех групп объедин ютс  с помощью элемента ИЛИ, выход которого соединен с входом триггера 14. Предлагаемое устройство работает следующим образом. В начальном состо нии в первом разр де регистра сдвига 3 записана единица, в остальных разр дах - нул В выходном регистре 6 записано числ равное единице, т.е. во втором разр де записана единица. Входной регистр 1 установлен в нулевбе состо  ние. Вычисление функции € осуществл етс  в, (п+3) циклах, каждый из которых состоит из шести тактов. К началу первого такта каждого i-ro цикла на информационные входы 16,17 поступают сигналы, значени  к торых характеризуют значение очеред го разр да операнда (операнд поступает , начина  со старших разр дов). Если единичный сигнал поступает на информационный вход 16, то очередно разр д операнда численно равен 2. Если единичный сигнал поступает на информационный вход 17, то очередно разр д операнда численно равен 1. В случае, если единичный разр д н.е поступает ни на ойин из информационных входов 16,17, очередной разр д операнда численно равен 0. Значение оп ранда ограничено . В первом такте по управл ющему сигналу, поступающему на управл ющий вход 18, производитс  прием в регистр 1 кода с выхода сумматора 2. Этот код численно равен сумме кода, записанного в регистре 1 к началу первого такта, и кода, записанного в регистре сдвига 3. В этом случае, если единичный сигнал поступает на информационный вход 16, в (1-1)-й разр д содержимого входного регистра 1 прибавл етс  единица. Если единичный сигнал поступает на информаци онный вход 18, единица прибавл етс  в i-й разр д содержимого входного регистра 1. Если же на информационных входах 16,17 присутствуют нули, содержимое регистра 1 не мен етс . К началу второго такта сигналы с информационных, входов 16,17 снйма ,ютс , а на управл ющем входе 19 уста навливаетс  единичный .сигнал, который присутствует до конца i-ro Цикла вычислений. Во. втором, третьем,четвертом и п  том тактах управл ющий сигнал поступ ет также на управл ющий вход 18. По этому сигналу в регистр 1 производит :с  прием кода,значение которого равн алгебраической сумме кода, находивше гос  в регистре 1 к. началу такта и константы (1+2), котора  выбираетс  из шифратора 4 единичным сигналом с выхода i-ro разр да регистра сдвига. Если же значение этого кода оказываетс  отрицательным (о чем свидетельствует единица в знаковом разр де сумматора 2), элемент запрета 10 запрещает прохождение сигналов на прием кода в регистр 1. В результате, по окончании п того такта в регистре 1 входного слова образуетс  минимальный положительный остаток от вычитани  из содержимого, регистра.1 от опной до четырех кон стант -Вп (1+2 ) . Сигналы с выхода элемента запрета 10 через элемент И 12 разрешают прием кода с выходов второго сулллатора 7 в выходной регистр 6. В выходном регистре 6 осуществл етс  прием кода, значение которого равно сумме кода, который был записан в выходном регистре 6 к началу такта, и этого же кода, сдвинутого вправо наi разр дов. В шестом такте по управл ющему сигналу, поступающему на управл ющий вход 20, производитс  выдача информации на выходы 21,22. При этом на ; один вход элемента И 13 и инверсный вход элемента запрета 11 поступает значение (i-l)-ro разр да выходного регистра 6 (выход информации производитс , начина  с 2-го цикла). В триггере 14 к этому времени зафиксировано/значение этого же разр да результата, которое было записано в выходном регистре 6 к началу i-ro цикла . . Если единичный сигнал присутствует на выходе 21, это свидетельствует о том, что очередной разр д требуемого значени  функции численно равен 2. в случае, если единичный сигнал по витс  на выходе 22, очередной разр д требуемого значени  функции ч с- ленно равен 1. Если же единичный сигнал не по витс  ни на одйом из выходов 21,22, это свидетельствует о том, что очередной разр д требуемого значени  функции численно равен 0. По окончании управл ющего сигнала, поступающего на упра Эл пощий вход 20, содержимое i-ro разр да выходного Регистра 6 записываетс  в триггер 14. Kpofte того, производитс  сдвиг информации в регистре сдвига 3, вправо на один разр д. На этом оканчиваетс  один цикл вычислений. в результате выполнени  (п+З) циков на выходах 21,22 формируетс  оследовательно разр д за разр дом ребуемое Значение функции У,прел:5 тавленное избыточным двоичным кодом цифрами 0,1,2 в Каждом разр де. Рассмотрим работу устройства на примере. Пусть необходимо вычислить функцию в точке X 0,022102. Разр дность представлени  операнда и результата . В табл. 1 показаны значени  конС ант ,.(l+2-) , где ,2,3,4,5,6, начени  которьгх выражены в дополительном коде. Вычисление требуемого значени  66293 5 10 7 .8 TpyHKUHH иллюстрируетс  в табл.2,3 в каждом цикле вычислений. В табл.2 показаны состо ни  регистра сдвига 3, входного регистра 1, сложение двух чисел на сумматоре 2 в первых шести циклах вычислений, так как и операнд поступает на входы устройства только в первых шести циклах . Процесс преобразовани  аргумента в каждом цикле показан до тех пор, пока остаток от алгебраического сложени  содержимого регистра 1 и констант не становитс  отрицательным и прием кЬда в регистр 1 не производитс . Та6лица2

0,000000

Иск.сост.

о,000100

0,0101002

0,001101«

100000000

-0,000100

- 0,010100

.oioioo

1,111001

-0,001101

-0,001101

1,111001

-0,001010

,001010

.11110Р

- 0,000110 -..0,000110

1.111100

«0,000010

д,;.1иоо

1,111110

000010000

-0,000000

0,000000662937

11

10;ОООТСГ1-10 ,000101

-51-10,000101 00.001000

10 ,001101-1 о,001101

-в-10,001101 ,000100

,010001 +00,000010

8 б

000000001 10,010101

10,010101в результате выполнени  9 цикло:в вычислений на выходах устройства последовательно разр д за разр дом сформировалс  код 01,210101 /ГО,°010101/2 2,328До .

Значение аргумента ,022102 ,/0,110110/2 ,845До .

Табличное значение -€0,845 2,32798.

Из рассмотренного примера звидно, что значение функции в предлагаемом устройстве вычисл етс  в (п+3) циклах , причем, благодар  совмещению во времени процессов поразр дного ввода операнда и вычислени  очередных цифр результата, старшие разр ды требуемо1 6 значени  функции, которые несут большую информацию о нем, вычислшотс  в первых циклах. Это позвол ет эффективно использовать предлагаемое устройство S систёмах управЛени  процессами в реальном масштабе времени, когДа процесс формировани  цифр операнда ограничен внешними факторами, а управл ющее возд ействиё дл   Исполнительного органа системы управлени  формируетс  непосредственно по резултатам вычислений. Определим врем .

12

о о

.

о

1 1

1

необходимое дл  формировани  и отработки этого управл ющего воздействи  В предлагаемом устройстве старший разр д требуемого значени  функции вычисл етс  во втором цикле и исполнительный орган системы управлени  начинает отрабатывать полученное управл ющее воздействие. Дл  определенности полагаем, что врем  отработки управл ющего воздействи  исполнительным органом системы управлени  tn(n+3)t, где t - период поступлени цифр операнда, Тогда врем  формировани  и отработки управл ющего воздействи  Tj 2t4-tu.

Предположим, что при . Тогда дл  известного устройства 2 получим T 60t+ty 100t, а T 2t+40t 42t. Таким образом, в данном случае предлагаемое устройство позволит уменьшить врем  формировани  и отработки исполнительным органом системы управлени  в 2,5 раза. Кроме того, предлагаемое устройство позволит увеличить быстродействие при работе в вычислительной среде. Пусть последовательно соединены К устройств, врм  вычислени  в каждом из которых