SU746437A1 - Система контрол параметров интегральных схем - Google Patents

Description

Изобретение относитс  к области автоматизированных систем дл  контрол  и может быть использовано при контроле больших интегральных схем (БИС) и сверхбольших интегральных схем (СБИС). Известны устройства дл  контрол  электрических параметров электронных схем 1.и 2, содержащие , коммутационную матрицу, источники тока и напр жени , измерительный блок, блок управлени  и индикации, блок согласовани , в которых в соответствии с программой контрол , поступающей из управл юще . вычислительной машины УВМ, при помо щи коммутационной матрицы к соответ ствующим выводам контролируемой электронной cxeNbi подключаютс , программные ист п кк напр жени , тока и измерительный блок. В результа те контрол  формируютс  команды Годен, Не годен в зависимос ти от того, находитс  параметр в требуемых пределах или выходит из них. Недостаткалда таких устройств  вл етс  жесткость программ контрол , большое число управл ющих команд и низка  оперативность контрол  интегральных схем. Наиболее близким техническим решением к изобретению  вл етс  система контрол  параметров интехральных схем, содержаща  УВМ, первый выход которой соединен с первым входом блока пам ти, второй выход - с первым входом счетчика аддаеса пам ти, третий выход - с первым входом первого блока совпадени , четвертый выход через регистр выходных тестовых комбинаций - с Первым входом многоканального амплитудного дискриминатора и п тый выход через регистр тестовых комбинаций - с первым входом блока сравнени , второй вход которого соединен с первым выходом счетчика адреса пам ти, а выход - с первым входом УВМ,одним входомвторого блока совпадений и вторьда входом многоканального амплитудного дискриминатора, выход которого подключен ко второму входу УВМ, и генератор тактовых импульсов, соединенный .через последовательно включенные второй блок совпадени  и счетчик числа повторений тестовых комбинаций с третьим входом УВМ, вторым

входом счетчика адреса пам ти, вторым входом блока пам ти и вторым входом первого блока совпадени ,третий вход которого соединен с выходом блока п.ам ти, а выход - с другим входом счетчика числа повторений тестовых комбинаций 3.

В процессе производства схем бывает необходимо изменение очередности контрол  параметров схем изза изменени  соотношений между удельными весами параметров, по которым схе№1 оказываютс  негодными (в результате возможных изменений условий технологического цикла при производстве очередной партии и В11утри зтого цикла) . : „.«,.... Чтобы уменьшить потери времени При контроле негодных схем очередность контрол  параметров схем должна быть такой, что в первую очередь должны контролироватьс  те параметры , по которым схегФ чаще всего оказываютс  негодными. Применение изЪестной системы автоматического контрол  больших интегральных схем при крупносерийном производстве их оказываетс  малозффективным из-за того,

wo данна  система производит коН троль пар ййётр6в инт егралШШ : схеМ и в очерёдности, котора  соответствует очередности опроса счетчиком адреса пам ти  чеек ЗУ и не может изме ййтЪе  Вп6)оцессе контрол .

Целью изобретени   вл етс  повышение быстродействи  системы.

Эта цель достигаетс  тем, что. В предложенную систему введены дешифtJaidp кода очерёднЪстй, блок-сче чйкбв тёстовйГх кб1м6инаций H KSStoytaTop тестошлх комбинаций, первый вход

кЬтЪрого с-оединен с выходом много1Га айьЙ€Ш й ДИскриминатора , выход через блок счётчиков тёстоЪых комбинаций - с четвёртым входЬм и шестым йыходЬм УВМ, а вход - со вторым выходом УВМ и первым входом дешифра тора кода очередности , второй вход которого подклю Чей кб Btdpot вЫ5ГОду счётчи ка адреса .пам ти, а; выход - к третьему входу блока пам ти,

На « ёрТёЖё показана струТстурна 

схема систекы.

Выходы УВМ 1 соединены со входаМИ счетчика адреса пам ти 2, дешифратрра кода очередности 3, коммутатора тестовых кЬмёйнаций Т, рёгастра адреса тесто.вых комбинаций 5,блока пам ти 6 и регистра выходных тестовых комбинаций 7 Входы блока сравнени  8 сЬ Дйнёкг&; с выходаШ регистра 5 и счетчика2, а выход с входами второго блока совпадени  9, fNfii61 6KeHaWb j 6 амплитудного дискригФснато а 1 0и $1вЙ 1. lf{p вход блока йЪёДйнёй и выходом генёратора тактовых импульсов И, )ДЫ - с контролируемой большой интегральной схемой 12 и счетным входом счетчика числа повторений тестовых комбинаций 13, Входы первого блока совпадений 14 соединены с выходами блока 6, УЕМ 1, счетчика 13 и входами счетчика 2, УВМ i и блока 6. Выход блока б соединен со схемой 12, Входы дискриминатора 10 соеДЙненй с выходами схемл 12 и регистра 7, а выход - с входами УВМ 1 и коммутатора 4. Счетный вход блока 15 счетчиков тестовых комбинащий соединен с выходом коммутатора 4,вход опроса и выход - с УВМ 1.Выход счетчика 2 соединен с дешифратором 3,а выход последнего - со входом блока 6.

Работа системы начинаетс  с того, что по команде с УВМ 1 опрашиваютс  счетчики в блоке 15 и значени  кодов записанных в них, переписываютс  в УВМ 1, котора  по программе, заложенной в ней, по результатам опроса формирует команды очередности, поступающие на дешифратор 3 тайим образом , что первой поступает команда, соответствующа  наибольшему коду, поступавшему из определенного счетчика блока 15, затем - команда соответствующа , меньшему по величине кеду и так в пор дке убывани  величины кодов до наименьшего (иначе УВМ 1 формирует команды очередности в соответствии с величиной кодов счетчиков в блоке 15 в пор дке их убывани ) . ЕСЛИ коды р да счетчик ов или всех равны, то команды очередности формируютс  в определенной последовательности , определ емой программой , заложенной в УВМ 1.

УВМ 1 передает в счетчик 2 начальный адресномера последовательности тестовых комбинаций. В то же врем  на вход дешифратора 3 и коммутатора 4 из УВМ 1 поступает код очёрёднЬйтй, соответствующей той тестовой комбинации, котора  должна контролировать схему первой. На выходе дешифратора 3 по витс  разрешение на считывание той  чейки блока б, в которой хранитс  тестова  комбинаци  входных воздействий, соответствующа  коду очередности,поступившему из УВМ 1 на дешифратор 3, Коммутатор 4 подключает выход дискриминатора 10 к счетному входу того счетчика из блока 15, который соответствует провер емой тестовой комбйнйции.Ъ регистр 5 записываетс  адрес номера тестовой комбинации на которой требуетс  зафиксировать выходные сигналы контролируемой схемы , В регистр 7 из блока пам ти выйЬйныХ ®ётЬвых комбинаций, вход щего в состав УВМ 1, поступает выходна  тестова  комбингщи , соответствующа  выходным сигналам схема 12 на указанном в регистре 5 номере тестовой комбинации.

На блок 6 из УВМ 1 поступает импульс запроса. В каждой  чейке блока 6 выделен р д разр дов, и в последних записываетс  число циклов генератора 11, в течение которых на провер емую схему должна подава- гГ   данна  тестова  комбинаци  входных:„ воздействий. При считывании   чёйки блока 6 на входы схемы 12 подаютс  входные воздействи , а число циклов, в течение которых данные воздействи  должнй подаватьс  на схему 12, переписываетс  в обратном коде в счетчик 13 через блок 14. На счетный вход счетчика 13 подаютс  импульол с генератора 11 через блок 9.

При заполнении счетчика 13 наращиваетс  на содержимое счетчика 2 , и подаетс  на УВМ 1 команда на смену кода очередности, поступающего на дешифратор 3. 3запрашиваетс  блок 6 по следующему адресу, соответствующему коду очередности,формируемому УВМ 1, и открываетс  блок 14 дл  записи в счетчик 13 следующей тестовой комбинации. На требуемом номере цикла (при равенстве адресов в счетчике 2 и регистре 5) блок 8 запрещает про сождение тактовых импульсов на счетчик 13, закрыра  блок 9, и подает стробирующий импульс на дискриминатор 10.

Если в ходе контрол  интегральной схемы по какой-нибудь тестовой комбинации дискриминатор 10 .определит несоответствие выходных сигналов схемы 12 и выходных тестовых комбинаций регистра 7, он формирует импульс который через коммутатор 4 поступит на счетный вход того счетчика из блока 15, который соответствует данной контролируемой комбинации, и в нем код увеличитс  на .

Затем система переходит к контролю следующей интегральной схемы. Если импульс из дискриминатора 10 не поступает, контролируетс  следующий параметр схемы. Если все параметры cxeNSJ проход т контроль успешно, система переходит к контролю следующей схемл.

Таким образом, в процессе контрол  интегральных схем в счетчиках блока 15 накапливаетс  информаци  в виде кодов, записанных в них, о том, по каким параметрам схемы чаще всего оказываютс  негодными и УВМ 1, обрабатыва  эту информацию, формирует код очередности контрол  параметров интегральных схем. Если хот  бы один из счетчиков блока 15 полностью заполнитс , все счетчики сбрасываютс  в нулевое состо ние.

Использование данной системы дл  автоматического контрол  больших интегральных схем позволит в 2-3 раза увеличить производительность операций контрол  при крупносерийном

производстве интегральных схем и получить на заводах отрасли экономический эффект не менее 300 тыс.руб. в год.

Claims (1)

1. Формула изобретени 

   Система контрол  параметров интегральных схем, содержаща  управл ющую вычислительную машину, (УВМ), первый выход которой соединен с первым входом блока пам ти, второй выход - с первым входом счетчика адреса пам ти, третий выход - с первым входом первого блока совпадени ,чет5 вертый выход через регистр выходных тестовых комбинаций - с первым йхо|дом многоканального амплитудного дискриминатора и п тый выход через регистр адреса тестовых комбинаций 0 с первым входом блока сравнени ,второй вход которого соединен .с первым выходом счетчика адреса пам ти, а выход - с первым входом УВМ,(одним входом второго блока совпадений и

   5 вторым входом многоканального гмплигрудного дискриминатора,выходкоторого подключен ко второму входу УВМ и генератор тактовИх импульсов, соединенный через последовательнр включенные второй блок совпадений И

   0 счетчик числа повторений тестовых комбинаций с третьим входом УВМ,вторым входом счетчика адреса пам ти, вторым входом блока пам ти и вторым входом первого блока совпадени ,тре5 тий вход которого соединен с выходом блока пам ти, а выход -. с другим входом счетчика числа повторений тестовых комбинаций, о т л и чающа с  тем, что, с целью шени  быстродействи  системы, в и.ее введены дешифратор кода очередности блок счетчиков тестовых, комбинаций и коммутатор тестовых комбинаций, первый вход которого соединен с вы5 ходом многоканального амплитудного дискриминатора, выходчерез блок счетчиковтестовых комбинаций - с .четвертым входом и шестым выходом / УВМ, а второй вход - со вторым вы0 ходом УВМ и первым входом дешифратора кода очередности, второй вход которого подключен ко второму выходу счетчика адреса пам ти/, а выход к Третьему входу блока-пам ти.

   5

   Источники информации, прин тые во внимание при экспертизе

   1,Авторское свидетельство СССР :в , кл. & 01 R 31/28, 1970. .

   0

   2,Авторское свидетельство СССР t 416700, кл. G Об F 15/46, 1972.

   3,Авторское свидетельство СССР № 377738, кл. G ОБ В 23/02, 1971

   5

   (прототип).