SU746548A1 - Рекуррентный вычислитель оценки математического ожидани - Google Patents

Description

Изобретение относится к вычислительной технике, может быть использовано для текущего статистического анализа случайных процессов.

Известно устройство для оценки математического ожидания £1^, реализующее рекуррентный алгоритм, содержащее аналого-цифровой преобразователь, блок управления, сумматор-вычитатель, регистр, триггер, реверсивный счетчик, вычитатель.

Существенным недостатком устройства является его сложность.

Наиболее близким по технической . реализации^являетея вычислитель оценки математического ожидания £2], содержащий счетчик, генератор импульсов, триггер, элемент задержки, управляемый делитель частоты, первый выход которого подключен к счетному входу реверсивного счетчика, блок сравнения. Недостатки прототипа заключаются в малой скорости сходимости, что обусловлено свойствами реализуемого им алгоритма вычисления среднего, И,‘ как следствие, - в малой точности оценки.

Цель изобретения состоит в ускорении сходимости и повышении точности оценки математического ожидания.

С этой целью в вычислитель для оценки математического ожидания Введены регистр, ключи, блок управления и время-импульсный преобразователь. Первый выход ; блока управления подключен к управляющему входу времяимпульсного преобразователя, им)юрмационный вход которого является входом вычислителя, выход время-импульсного преобразователя соединен со входом установки в нуль триггера, нулевой выход которого подключен к управляющему входу первого ключа, информационный вход которого объединен с информационным входом второго ключа и соединен с выходом генератора импульсов; выход первого ключа подключен ко входу установки в единицу триггера и к первому входу блока управления, второй выход которого соединен с управляющим входом _s второго ключа, выход которого соединен . ’ с управляющим входом блока сравнения и через элемент задержки - сю счетными входами управляемого делителя частоты и счетчика, выходы которого подключены к первой группе информационных входов блока сравнения; вторая группа информационных входов блока сравнения соединена с соответствуюши- · ю ми выходами регистра, вход установки в нуль которого соединен со входом устёндвки в нуль счетчика и с третьим выходом блока управления, четвертый выход которого соединен с управляюши- ₁₅ ми входами регистра и управляемого делителя частоты, первый выход которого соединен со счетным входом реверсивного счетчика. Входы сложение* и вычитание реверсивного счетчика подклю- 20 чены соответственно к пятому и шестому выходам блока управления, третий вход которого соединен со вторым выходом управляемого делителя частоты, а информационные'входы регистра подклю- 25 чёны к соответствующим выходам ревер сивного счетчика.

Структурная электрическая схема вычислителя представлена на чертеже.

Вычислитель содержит время-импульс- зо ный преобразователь 1, блок 2 управления, управляемый делитель частоты 3, реверсивный счетчик 4, регистр 5, блок 6 сравнения, счетчик 7, ключи 8, 9, элемент задержки 10, триггер 11, генера- 35 уор импульсов 12.

Вычислитель реализует следующий рекуррентный алгоритм оценки математи ческого ожидания:

З_о=°, 45

Перед началом работы реверсивный счетчик 4, регистр 5 и счетчик 7 установлены в нуль, триггер 11 - в единицу, а блок управления 2 - в исходное состояние; коэффициент деления ⁵⁰ управляемого делителя частоты 3 равен единице.

Реверсивный счетчик 4 служит для / формирования величины S_ni регистр - для? хранения величины S_n.₄ · ⁵⁵

После запуска блока управления 2 он ййгаулёсШ 1с' время-импульсный преобразователь 1, а также открывает ключ 9; Первый же импульс с ключа проходит через блок сравнения 6 на второй вход блока управления 2, в результате чего реверсивный счетчик 4 устанавливается в режим сложения. Спустя время , пропорциональное величине х^ , на выходе время-импульсного преобразователя 1 появляется импульс, опрокидывающий в нуль триггер 11. Очередной импульс с _; генератора импульсов 12 проходит через открывшийся ключ-8 на первый вход блока управления 2, а также возвращает триггер 11 в единичное состояние. Блок управления 2 закрывает ключ 9 и отключает реверсивный счетчик 4, на котором, как и на счетчике 7, будет зафиксировано число,, представляющее в некотором масштабе' величину х^.

После этого импульс с третьего выхода блока управления возвращает счетчик 7 и регистр 5 в нулевое состояние, а импульс с четвертого выхода передает содержимое реверсивного счетчика 4 в регистр 5 и, кроме того, увеличивает на единицу коэффициент деления управляемого делителя частоты 3. Так осуществляется первая итерация.

Импульс блока управления начинает выполнение очередной итерации, в процессе которой возможны случаи

Χ^^θ^ И Х₂ ^^4 '

В первом случае по достижении равенства х₂ = возникает импульс на втором входе блока управления 2; с этого момента и до появления импульса на первом входе блока управления реверсивный счетчик 4 складывает импульсы, поступающие на его счетный вход с управляемого делителя частоты 3, число этих импульсов равно (х ₂ ~ ) / 2.

Таким образом, на счетчике 4 фор-; мируется число θ_Α+ (Х₂“ ) /2· ‘ Во втором случае после появления импульса на первом входе блок управления устанавливает реверсивный .счетчик 4 в режим вычитания; ключ 9 продолжает оставаться открытым, и на счетчик 7 продолжают поступать импульсы, пока их число не достигает зафиксированного на регистре значения5^. После этого блок сравнения 6 пропускает импульс на второй вход блока управления, дальнейшие действия которого идентичны описанным в предыдущем случае. Таким образом, в течение времени, пропорпио5 нального величине (х₂ - ). импульсы с управляемого делителя частоты 3 поступают на вычитающий вход реверсивного счетчика 4, в результате чего его содержимое, передаваемое затем в регистр 5, составляет

S₄-( -х J /2= S₂ .

В дальнейшем описанная последовательность действий циклически повторяется, отличие очередного цикла от предыдущего состоит в том, что коэффициент деления управляемого делителя частоты на единицу больше.

Когда этот коэффициент достигает заданного значения, появляется единичный потенциал на втором выходе управляв- . мого делителя частоты, соединенного с третьим входом блока управления 2. Этот потенциал запрещает появление очередного импульса на выходе блока управления, прекращая работу схемы и включая, при необходимости, соответствующую индикацию.

Выходом схемы может служить выход регистра 5 либо выход реверсивного счет-25 чика 4.

Обеспечиваемое вычислителем повышение скорости сходимости и точности оценки, а также его простота позволяют повысить эффективность функционирования систем, управление которыми требует определения текущего значения математического ожидания процессов в системе.

Claims (2)

1. (54) РЕКУРРЕНТНЫЙ ВЫЧИСЛИТЕЛЬ ОЦЕНКИ МАТЕМАТИЧЕСКОГО ОЖИДАНИЯ Изобретение относитс  к вычислительной технике, может быть использов но дл  текущего статистического анализа случайных процессов. Известно устройство дл  оценки математического ожидани  i, реализующее рекуррентный алгоритм, содержащее аналого-цифровой преобразователь, блок управлени , сумматор-вычитатель, регистр , триггер, реверсивный счетчик, вычитатель. Существенным недостатком устройства  вл етс  его сложность. Наиболее близким но технической реализации вл етс  вычислитель оценки математического ожидани  ТрП, содержащий счетчик, генератор импульсов, триггер, элемент задержки, уттрашл емы делитель частоты, первый выход которо го подключен к счетному входу реверсивного счетчика, блок сравнени . Недостатки прототипа эактеочаютс  в малой скорости сходш-юсти, что обусловлено свойствами реализуемого им алгоритма вычислени  среднего, и, как следствие, - в малой точности оценки. Цель изобретени  состоит в ускорении сходимости и повышении точности оценки математического ожидани . С этой целью в вычислитель дл  оценки математического ожидани  бведены регистр, ключи, блок управлени  и врем -импульсный преобразователь. Первый выход ; блока управлени  подключен к управл ющему входу вро  импульсного тфеобразовател , и }юрмационный вход которого  вл етс  входом вычислител , выход врем -импульснотх) преобразовател  соединен со входом установки в нуль триггера, нулевой выход которого подключен к утфавл ющему входу ключа, информационный вход которого объединен с информационным входом второго ключа и соединен с выходом генератора импульсов; выход первого тслюча подключен ко входу установки в единицу триггера и к первому входу блока управлени , второй выход которого соединен с управл ющим входом второго ключа, выход которого соединен с управл ющим входом блока сравнени  и через элемент задержки - со счетным входами управл емого делител  частоты и счетчика, выходы которого подключены к первой группе информационных входов блока сравнени ; втора  группа ин . формационных входов блока сравнени  соединена с соответствуюши- ми выходами регистра, вход ухзтановки в нуль которого соединен со входом установки в нуль счетчика и с третьшу выходом блока управлени , четвертый выход которого соединен с управл юшиМи входами регистра и управ гаемого де лител  частоты, первый выход которого соединен со счетным входом реверсивного счетчика. Входы сложение и вы читание реверсивного счетчика подклю чШы соответственно к п тому и шестому выходам блока управлени , третий вход которого соединен со вторым вы Ходом управл емого делител  частоты, а инфЬрйационныевходы регистра подклю чёны к соответствующим выходам ревер сивного счетчика. Структурна  электрическа  схема вы числител  представлена на чертеже. Вычислитель содержит врем -импульс ный преобразователь 1, блок 2 управле ни , управл емый делитель ч ютоты 3, реверсивный счетчик 4, регистр 5, блок сравнени , счетчик 7, ключи 8, 9, элемент задержки 1О, триггер 11, генера;уор импульсов 12. Вычислитель реализует следующий ре куррентный алгоритм оценки математического ожидани : о -QlJci п rv п-. п , V-O. Перед началом работы реверсивный счетчик 4, регистр 5 и счетчик 7 установлены в нуль, триггер 11 - в единицу, а блок управлени  2 - в исходное состо ние; коэффициент делени  угфавп смого делител  частоты 3 равен едйнипё. Реверсивный счетчик 4 служит дл  формировани  величины Зщ регистр - д :1фаненн  величины S.. После запуска блока управлени  2 о иййгуШс«з « 1с Шр1ШРГ врем -лмпульсвый преобразователь 1, также открывает ключ 9; Первый же импульс с ключа проходит через блок сравнени  6 «а второй вход блока управлени  2, в результате чего реверсивный счетчик 4 устанавливаетс  в режим сложени . Спуст  врем  т: , пропорциональное величине х, , на выходе врем -импуЛьсного преобразовател  1 по вл етс  импульс, опрокидывающий в нуль триггер 11. Очередной импульс с ; генератора импульсов 12 проходит через открывшийс  ключ-8 на первый вход блока управлени  2, а также возвращает триггер 11 в единичное состо ние. Блок управлени  2 закрывает ключ 9 и отключает реверсивный счетчик 4, на котором, как и на счетчике 7, будет зафиксировано число,, представл ющее в некотором масштабевеличину . После этого импульс с третьего выхода блока управлени  возвращает счетчик 7 и регистр 5 в нулевое состо ние а импульс с четвертого выхода передает содержимое реверсивного счетчика 4 в регистр 5 и, кроме того, увелкчшает на единицу коэффициент делени  управл емого делител  частоты 3. Так осуществл етс  перва  итераци . Импульс блока управлени  начинает выполнение очередной итерации, в процессе которой возможны случаи x,j-5j9 и Xg 5 . В первом случае по достижении равенства Xg S/J возникает импульс на втором входе блока управлени  2; с этого момента и до по влени  импульса на первом входе блока управлени  реверсивный счетчик 4 складывает импульсы , поступающие на его счетный вход с управл емого делител  частоты 3, число этих импул1 ов равно {x2-s;V2. Таким образом, на счетчике 4 фор-: мируетс  число S,+ ( 5, ) /2. Во втором случае после по влени  импульса на первом входе блок управлени  устанавливает реверсивный .счетчик 4 в режим вычитани ; ключ 9 продолжает оставатьс  открытым, и на счетчик 7 продолжают поступать импульсы , пока их число не достигает з1а||иксированного на регистре значени З,. После этого блок сравнени  б пропускает импульс на второй вход блока управлени , дальнейшие действи  которого идентичны описанным в предыдущем случае. Таким образом, в течение времени, пропорпионального величине (х - S ), импульсы с управл емого делител  частоты 3 поступают на вычитающий вход реверсивного счетчика 4, в результате чего его содержимое, передаваемое затем в регистр 5, составл ет ( ч - U 2 В дальнейшем описанна  последовательность действий циклически повтор етс , отличие очередного цикла от предыдущего состоит в том, что коэффициент делени  управл емого делител  частоты на единицу больше. Когда .этот коэффициент достигает заданного значени , по вл етс  единичн потенциал на втором выходе унравл емого делител  частоты, соединенного с третьим входом блока управлени 
2. 2. Этот потенциал запрещает по вление оч редного импульса на выходе блока упра лени , прекраща  работу схемы и включа , при необходимости, соответствующу индикацию. Выходом схемы может служить выхо регистра 5 либо выход реверсивного сч чика 4. Обеспечиваемое вычислителетл повьшен скорости сходимости и точности оценки, а также его простота позвол ют повысить эффективность функционировани  систем, управление которыми требует определени  текущего значени  математического ожидани  процессов в систем Формула изо б р е т е н и Рекуррентный вьгаислитель оценки математического ожидани , содержащий счетчик, генератор импульсов, триггер, -элемент задержки, управл емый делител частоты, первый выход которого подклю чен к счетному входу реверсивного счет чика, блок сравнени , о т л и ч а ющ и и с   тем, что, с целью повышени точности оценки математического ожида ни , в него введены регистр, ключи, блок управлени  и врем -импульсный преобразователь, при этом первый выход блока управлени  подключен к управл ющему входу врем -нмпульсного преобразовател , информационный вход которого  вл етс  входом вычислител , выход врем -импульсного преобразовател  соединен со входом установки в нуль триггера , нулевой выход которого подключен к управл ющ.ему входу первого ключа, информационный вход которого объеди- нен с информационным входом второго ключа и соединен с выходом генератора импульсов, выход первого ключа подключен ко входу установки в единицу триггера и к первому входу блока управлени , второй выход которого соединен с управл ющим входом второго ключа, выход которого соединен с управл кетим входом блока сравнени  и через элемент задержки - со счетными входами управл емого делител  частоты и счетчика, выходы которого подключены к первой группе информационных входов блока сравнени5, втора  группа информационных входов которого соединена с соответствующими выходами регистра, вход установки в нуль которого соединен со входом установки в нуль счетчика и с третьим выходом блока управлени , четвертый выход которого соединен с управл ющими входами регистра и управл емого делител  частоты, первый выход которого соединен со счетным входом реверсивного счетчика, входы сложение и вычитание реверсивного счетчика . подключены соответственно к п тому и шестому выходам блока управлени , третий вход .которого соединен со вторым выходом управл емого делител  частоты, а информационные входы регистра подключены к соответствующим выходам реверсивного счетчика. Источники информации, прин тые BU внимание при экспертизе 1.Автсфское свидетельство СССР I 428388, кл.а06 F 15/36, 1972. 2,Авторское свидетельство СССР № 485455, кл. G Об 15/36. 1974 прототип).

   X 0