SU760101A1 - Многоканальное устройство для управления очередностью в системе обмена информацией - Google Patents

Description

Изобретение Относится к области вычислитель ной техники и предназначено для управления очередностью в системе .обмена информацией в виртуальной памяти мультипрограммных вычислительных систем.

Известны устройства для управления очередностью в системе обмена информацией между двумя, уровнями памяти [ 1), например внешним запоминающим устройством (ВЗУ) и оперативным запоминающим устройством (ОЗУ), основанные на том, что в случае обращения процессора к ВЗУ и отсутствии свободного места в ОЗУ они выбирают модуль информации для удаления из ОЗУ в соответствии с некоторой ’ стратегией замещения и реализуют такие стра- β тегии замещения как ИДИ (замещается наиболее давно использовавшийся модуль), НРИ. (замещается наиболее редко использовавшийся модуль) и ПППУ ("первым пришел - первым ушел”). 20

Перечисленные реализации стратегий замещения порождают значительную интенсивность обменов. Кроме того, известные устройства имеют довольно низкое быстродействие, так как

/%;/'///- (Λ·/. ../(/% /-/.-2 /Время анализа Приоритетов модулей йнформа- ’ ции либо зависит от числа управляющих слов, Соответствующих этим модулям, либо определяется поразрядной обработкой кодов, соответствующих Приоритетам модулей, что требует к тому же использования арифметических операций при формировании кодов новых приоритетов.

Известно многоканальное устройство для управления очередностью в системе обмена информацией {21, содержащее первый, второй и третий элементы И, первую и вторую группу элементов И и каналы.

Недостатком известного устройства является низкое быстродействие при использований его в системе обмена.

Цель изобретения - повышение быстродействия системы.

Поставленная Цель достигается тем, что устройство содержит триггер, входной и выходной регистры. При этом первые входы каналов соединены с первым выходом входного регистра, вход которого подключен к информационному входу устройства, синхронизирующий вход кото3 ............. 760101

рого соединен со вторыми входами каналов и первым входом первого элемента И. Второй выход входного регистра связан с одним входом второго элемента И, другой вход которого соединен с нулевым выходом триггера, третьим ₅ входом последнего канала, с первым входом третьего и вторым входом первого элементов И Второй вход третьего элемента И соединен с четвертым выходом последнего канала, выход устройства - с .выходом выходного регистра, 10 вход которого связан с выходом третьего элемента И. Выходы первого и второго элементов '

И соединены соответственно с управляющим входом входного регистра и пятым входом последнего канала, третьи выходы каналов, и кроме первого, - с первыми входами соответствующих элементов И первой группы, вторые входы которых, кроме последнего элемента И этой группы, соединены с пятыми выходами последующих каналов. Второй вход последнего 20 элемента И первой, группы соединен с единичным выходом триггера, вход которого подключен к выходу последнего элемента И второй группы, первые входы элементов И второй группы — с -пятыми выходами соответствующих 25 каналов. Второй вход каждого элемента И второй группы, кроме первого элемента И этой группы, соединен с выходом предыдущего элемента Й второй группы, второй вход первого

элемента И второй группы — с пятым выходом 30 первого канала. Выходы элементов И первой группы соединены с третьими входами соответствующих каналов, кроме последнего, первый и пятый входы каждого канала, кроме последнего, - соответственно с первым и вторым 35 выходами последующего канала,' а четвертый вход каждого канала, кроме первого — с четвертым выходом предыдущего канала.'

Поставленная, цель достигается также Тем, что устройство содержит в каждом Канале регистры сдвига, схемы сравнения, входной элемент ИЛЙ, элемент ИЛК-НЕ, первые и вторые группы элементов Й и ИЛИ. При этом входы каждой схемы сравнения соединены с первым выходом соответствующего регистра сдвига и 45 первым входом канала, выходы элементов И первой группы, кроме последнего, связаны с одними входами соответствующих элементов ИЛИ первой группы, другие входы которых, кроме последнего элемента ИЛИ этой группы, ₅₀ соединены с выходами последующих элементов ИЛИ первой группы, а другой вход последнего элемента ИЛИ первой группы - с выходом последнего элемента ИЛИ первой группы. Выход первого элемента ИЛЙ первой группы подклю- 55 чен к второму выходу канала, выходы схем сравненияк единичным входам соответствующих триггеров, нулевые выходы которых соединены со входами элемента ИЛИ-НЕ и с первыми входами соответствующих элементов ИЛИ второй группы и соответствующих элементов И первой группы, вторые входы которых свя.за ны с выходами соответствующих регистров сдвига, управляющие входы которых соединены с выходами соответствующих элементов И второй группы, первые входы которых соединены со вторым входом канала. Выход каждого элемента ИЛИ второй группы, Кроме первого элемента ИЛИ, соединен со вторым входом предыдущего элемента ИЛИ этой группы и со вторым входом соответствующего элемента И второй группы, второй вход последнего, элемента ИЛИ второй группы - с третьим входом канала. Выход первого элемента ИЛИ второй группы соединен с третьим выходом канала, четвертый и пятый выходы которого подключены к выходам соответственно последнего регистра сдвига и элемента ИЛИ-НЕ, а информационный вход первого регистра сдвига соединен с выходом входного элемента ИЛИ, входы которого соединены с четвертым и пятым входами канала.

Блок-схема устройства для случая, когда управляющие слова, соответствующие модулям информации ОЗУ, разбиты на три подмножества (М,, М₂, М₃) тремя управляющими словами в каждом подмножестве, изображена на чертеже

Устройство содержит каналы 1-3, входной регистр 4, выходной регистр 5, триггер 6, элементы И 7₂ первой группы, элементы И 8,, 8₂ второй группы, элементы И 9-11.

На' чертеже обозначены: схемы 12-18 сравнения, триггеры 19-27, элементы И 28-36,-элементы ИЛИ 37-45, элементы И 46-54, синхронизирующий) вход 55 устройства, элементы ИЛИ 56—62, элементы ИЛИ-НЕ 63—65, выход 66 последнего канала, единичный выход 67 триггера, вход 68 устройства, выход 69 устройства, первый выход 70 входного регистра, регистры 71—79 сдвига, схемы 80, 81 сравнений, элементы ИЛИ 82, 83.

Регистры 71—73 сдвига с их логическим обрамлением составляют канал 1 для хранения управляющих слов старшего (по приоритету) подмножества Μι, регистры 74—76-канал 2 подмножества управляющих слов М₂, регистры 77-79 канал 3 (подмножество младшего приоритета М₃).

Элемент И 9 и элемент И 10 служат для включения управляющих входов входного регистра 4 и выходного регистра 5 и для переписи содержимого входного регистра 4 в регистр 5.

Принцип работы устройства заключается в том, что при обращении к управляющему слову подмножества М,- (при обращении к модулю информации, соответствующему этому слову, в ходе вычислительного процесса) указанное слово переписывается в первый регистр канала, соот760101

ветствующего более старшему (ло приоритету) подмножеству Μμ* . При обращении к управляющему слову подмножества старшего приоритета Μι это слово переписывается в первый регистр канала 1, соответствующего тому же под- 5 множеству (т.е. в регистр 71). Если выясняется, что данное имя модуля информации, находящееся на входном регистре 4, отсутствует в регистрах 71—79, то соответствующее управляющее слово из входного регистра 4 записывается в № первый регистр канала 3, (т.е. в регистр 77), а управляющее слово, записанное в последнем регистре канала 3 (т.е. в регистре 70), выводится из устройства через выходной регистр 5.

Управляющие слова, соответствующие тем* 15 модулям информации, которые размещены в ОЗУ, записаны в регистрах 71—79.

Пусть, например, в ходе вычислительного процесса произошло обращение к модулю информации А, которому соответствует управля- 20 ющее слово, записанное в регистре 78 канала 3 (подмножество М₃) . Это означает, что управля.ющее слово с именем А поступит на входной регистр 4 по информационному входу 68. По · первым входам каналов - код А подается на 25 входы всех схем 12-18, 80, 81 сравнения. Поскольку в регистре 78 записано управляющее слово с именем А_? то единичный сигнал появится на выходе только схемы 17 сравнения и установит триггер 26 в единичное состояние. 30 Единичный сигнал с выхода триггера 26 поступит на вход элемента ИЛИ 44, элемента И 35 и элемента ИЛИ-НЕ 65. На выходе элемента ИЛИ 44 появляется единичный сигнал, который передается по цепочке элементов ИЛИ 40-43, проходя через открытый элемент И 7₂ (триггер 6 подает на этот элемент сигнал ”1”, поскольку на выходе элемента ИЛИ-НЕ, 65 появляется нулевой сигнал, который запирает элемент И 8₂. Нулевой сигнал на выходе элемента ИЛИ-НЕ 65 запирает также элемент И 7 т, препятствуя передаче сигнала ”1” на элементы ИЛИ 37-39 канала 1.

Таким образом, единичные сигналы присутствуют только на выходах элементов ИЛИ 40—44 (из всех элементов ИЛИ 37—45). Эти . сигналы открывают элементы И 49—53, через которые серия тактовых импульсов поступает на управляющие входы регистров 74—78 с синхронизирующего входа 55 устройства. Число тактовых импульсов в серии равно разрядности регистров 71-79. Поскольку выход каждого ΐ-го регистра соединен с входом (ϊ 4- 1)-го регистра, то произойдет одновременный сдвиг содержимого регистра 74 в регистр 75, содержимого регистра 75 - в регистр 76 и т.д. Хотя выход регистра 78 соединен со входом [регистра 79, содержимое регистра 79 не изменится (также как и содержимое регистров

71 — 73, поскольку элемент И 54, также как и элементы И 46-48, заперты нулевыми потенциалами с выходов элементов ИЛИ 37 39, 45. Так как элемент И 35 открыт единичными сигналом с выхода триггера 26, то содержимое регистра 78 перепишется через элемент И 35, элементы ИЛИ 61, 62, 82 в регистр 74, т.е. в первый регистр канала 2, соответствующего подмножеству управляющих слов М₂ более старшего приоритета.

Аналогичным образом осуществляется перепись содержимого регистра 74—76 канала 2 в, регистр 71 канла 1 (при обращении к управляющему слову, записанному в какой-либо из этих регистров), содержимого регистров 72,

73 канала 1 - в регистр 71 того же канала. . При обращении к управляющему слову, записанному в- регистре 71, его содержимое через элемент И 28 и элемент ИЛИ 56 снова записывается в тот же регистр 71. После подачи серии тактовых импульсов по синхронизирующему входу 55 на вторые входы каналов на все триггеры 19—27 подается сигнал сброса, т.е. перед подачей нового управляющего слова на входной регистр 4 вее триггеры оказываются снова в нулевом, Исходном состоянии (цепь сброса на чертеже не показана).

При поступлении на входной регистр 4 управляющего слова с именем В, отсутствующего в регистрах 71—79, происходит следующее. Ни одна из схем 12-18, 80, 81 сравнения не выдает единичного сигнала, все триггеры 19-27 останутся в нулевом состояний, а все элементы ИЛИ-НЕ 63—65 будут выдавать единичный сигнал. Такой же сигнал будет присутствовать и на выходах элементов И 8,, 8₂, что приведет к установке триггера 6 в единичное состояние (при отсутствии управляющего слова на входном регистре 4 триггер 6 удерживается в нулевом состоянии постоянным сигналом блокировки, цель п&дачи этого сигнала на чертеже не показана).

Единичный сигнал с выхода триггера 6 поступает на вход элемента ИЛИ 45 и далее на входы элементов ИЛИ .43, 44, в результате чего элементы И 52—54 будут открыты для передачи тактовых импульсов с синхронизирующего входа 55 устройства. Нулевой сигнал с другог выхода триггера 6 по шине 67 запирает элемент И 7₂, препятствуя передаче единичного сигнала на элементы. ИЛИ 37-42 каналов 1, 2.

При подаче серии тактовых импульсов с синхронизирующего входа 55 устройства, содержимое регистра 77 будет сдвигаться в регистр 78, содержимое регистра 78 — в регистр 79, содержимое регистра 79 через открытый (единичный сигналом с триггера 6) элемент И 11 будет сдвигаться в выходной регистр 5, т.е. выводить7

760Ю1

8

ся из устройства, что соответствует требованию вывода соответствующего модуля информации из ОЗУ). Тактовые импульсы через открытый элемент И 9 будут подаваться и на управляющий вход входного регистра 4, содержимое этого регистра через элемент И 10 и элемент ИЛИ 83 будет переписано в регистр 7.7......

Таким образом, время обработки одного обращения (одного управляющего слова) определяется разрядностью управляющего слова; при η разрядах этого слова указанное время равно 'г.тактам и не зависит от числа управляющих слов и каналов.

Быстродействие устройства может быть еще более увеличено если испо льзовать не один, а несколько управляющих входов в каждом регистре,, Например, если регистры 71—79, 4 и 5

~~разделить на два регистра каждый (увеличив прд этом в два раза число элементов И 28---36 и элементов ИЛИ 56—62), то время обработки одного обращения будет равно п/2 тактам. Каадоё' обращение требует только одного опроса регистров 71—79. -»-<

Регудярность структуры устройства позволяет эффективно реализовать его на интегральных

. схемах. - С,

Без каких-либо изменений устройство' может

быть Применено для управления несколькими уровнями памяти. Например, подмножеству управляющих слов М| (канала 1) могут"собтвет' 'с'гйбййь'йбдули памяти,' размещаемые в сверхоперативной памяти, подмножеству (ка- ,,·.·.·.·. нал 2) - модули памяти, размещаемые в ОЗУ, подмножеству М₃ (канал 3) - модули Памяти, размещаемые в расширенной памяти на ферритах и т.д. \ '

Claims (2)

1. Формула изобретения

   1. Многоканальное устройство для управления очередностью в системе обмена Информацией, содержащее первый, второй и третий эле·

   ' менты И, первую и вторую группу элементов И и каналы, отличающееся тем, . что, с целью повышения быстродействия бйстемы, енб содержит триггер, входной и выхо’дной регистры, причем первые входы каналов соединены с первым выходом входного регистра, вход которого соединен с информационным входом устройства, синхронизирующий Вход ; которого соединен со вторыми входами каналов и первым входом первого элемента И; второй выход входного регистра соединен с одним входом второго элемента И,’ другой^бд которого соединен с нулевым выходом' триггера, третьим входом последнего канала, с первым входом третьего и вторым входом первого элементов И, второй вход третьего элемента И соединен с Четвертым выходом последнего канала, выход устройства соединен с выходом выходного регистра, вход которого соединен с выходом третьего элемента И, выходы перво; го и второго элементов И соединены соответственно с управляющим входом входного регистра и пятым входом последнего канала, третьи выходы каналов, кроме первого, соединены с первыми входами соответствующих элементов И первой группы, вторые входы кото_1θ рых, кроме последнего элемента И этой группы, соединены с пятыми выходами последующих каналов, второй вход последнего элемен. та И первой группы соединен с единичным выходом триггера, вход которого соединен с вы1$ ходом последнего элемента И второй группы, первые входы элементов И второй группы соединены с пятыми выходами соответствующих каналов, второй вход каждого элемента И второй группы, кроме первого элемента И этой группы, ейеди29 ней с выходом предыдущего элемента И второй группы, второй вход первого элемента И второй группы соединен с пятым выходом первого канала, выходы элементов И первой группы соединены

   с третьими входами соответствующих каналов,
2. 2₅ кроме последнего, первый и пятый входы каж дого' канала, кроме последнего, соединены соответственно с первым и вторым выходами последующего канала, четвертый вход каждого канала, кроме первого, соединен с четвертым

   30 выходом предыдущего канала.

   2. Устройство по π. 1, о т л и ч а ю щ е. е с я тем, что оно содержит в каждом канале регистры сдвига, схемы сравнения, входной элемент ИЛИ, элемент ИЛИ-НЕ, первые и вторые

   35 группы элементов И и ИЛИ, причем входы каж дой схемы сравнения соединены с первым выходом соответствующего регистра сдвига и первым входом канала, выходы элемен+ов И первой группы, кроме последнего, соединены с од40 ними входами соответствующих элементов ИЛИ первой группы, другие входы которых, кроме

   .. последнего элемента ИЛИ этой группы, соединены с выходами последующих элементов ИЛИ первой группы, другой вход последнего элемен45 та И ЛИ первой группы соединен с выходом : последнего элемента И первой группы, а выход . первого элемента ИЛИ первой группы соединен

   со "вторым выходом канала, выходы схем сравнения соединены с единичными входами соот50 ветствуЮщих триггеров, нулевые выходы которых соединены со входами элемента ИЛИ-НЕ и с первыми входами соответствующих элементов ИЛИ второй группы и соответствующих элементов И первой группы, вторые входы кото55 рЫХ' соединены с выходами соответствующих регистров сдвига, управляющие входы которых соединены с выходами соответствующих элементов И второй группы, первые входы которых соединены со вторым входом канала', выход

   9 760101 ю

   аз

   каждого элемента ИЛИ второй группы, кроме первого элемента ИЛИ, соединен со вторым входом предыдущего элемента ИЛИ этой группы и со вторым входом соответствующего элемента И второй группы, второй вход последнего элемента ИЛИ второй группы соединен с третьим входом канала, выход первого элемента ИЛИ -второй группы соединен с третьим выходом канала, четвертый и пятый выходы которого соединены с выходами соответственно последнего регистра сдвига и элемента ИЛИ-НЕ, а информационный вход первого регистра сдвига соединен

   с выходом входного элемента ИЛИ, входы которого соединены с четвертым и пятым входами канала.