SU760111A1

SU760111A1 - УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИЙ ВИДА 3 = з!П X 1

Info

Publication number: SU760111A1
Application number: SU782624389A
Authority: SU
Inventors: Evgenij P Balashov; Aleksandr Vodyakho; Viktor N Negoda; Vladimir U Plyusnin; Vitalij V Pryanishnikov; Dmitrij V Puzankov; Yurij P Tsukanov; Vladimir V Shalyapin
Original assignee: Le Elektrotekh Inst; Ni Ts Elektronno Vychislitelno
Priority date: 1978-05-04
Filing date: 1978-05-04
Publication date: 1980-08-30

Description

Изобретение относится к области вычислительной техники и может быть использовано как в качестве автоном· ного преобразователя, так и в качестве периферийного устройства еле- 5 диализированных и универсальных ЦВМ, работающих со словами большой разрядности.

Известны процессоры для вычисле- _ ния элементарных функций табличного ” типа на основе постоянного запоминающего устройства (ПЗУ), в состав которых кроме ПЗУ входит-, регистр аргумента, в качестве которого .используется регистр числа ПЗУ. Подобные уст-15 ройства отличаются предельно, высоким быстродействием, однако при работе со словами длиной более 16-20 двоичных разрядов объем ЦЗУ становится, как правило, не- 20 допустимо велик [1] . ·

Наиболее близким по технической сущности и достигаемому результату является устройство, содержащее(регистр аргумента, блок модификаций ар-25 гумента, блоки памяти, блок умножителей, регистр результата, первый сумматор и блок управления, причем вход регистра аргумента является входом устройства, а выходы регистра аргумен-30

2

та соединены со входами блока модификации аргумента [2].

Известное устройство предназначено для 'работы' с аргументами, длина которых не превышает 1520 двоичных разрядов. Дальнейшее увеличение разрядности аргумента, т.е. повышение точности вычислений, приводит к быстрому росту аппаратурных затрат даже при совре-. менном уровне развития элементной базы, оказывается нереальным работа со словами длиной 50 - 60 двоичных разрядов.

Таким образом, недостатком известного устройства является низкая точность вычисления.

Целью изобретения является повышение точности вычислений.

Поставленная цель достигается тем, что в устройство, содержащее регистр аргумента, блок модификации аргумента, блоки памяти, блок (умножителей, регистр результата, первый сумматор и блок управления, причем вход регист ра аргумента , являетея входом устройст ва., а выходы регистра < аргумента соединены со входами блока модификации аргумента, дополнительно введены второй сумматор, ключ,селектор-мульз 760111 4

Типлексор, дешифраторы нуля и регистр промежуточного результата, при этом первая группа выходов блока модификации аргументов соединена со входами второго сумматора, входами первого дешифратора нуля.и первой группой входов ключа, выходы второй труп пы выходов блока модификаций аргумента - с входами ί первого и второго блоков памяти и входами второго дешифратора нуля, а третья группа вы- ходов блока модификации аргумента - ’θ с входами третьего дешифратора нуля и первой группой входов селектора мультиплексора, выходы второго сумматора соединены со' второй группой входов ключа, управляющий вход кото- 15 рого соединен с первым выходом блока управления, а выходы - со входами третьего блока памяти, выходы которого подключены ко второй группе входов селектора-мультиплексора, третья 20 и четвертая группы входов которого подключены соответственно к выходам первого и второго' блоков памяти, · управляющий вход селектора-мультиплексора подключен ко второму выходу блока управления, а первый и второй Выходы - к соответствующим входам '

блока умножителей, третий вход котррого соединен с первым выходом регистра промежуточного результата, а первый , второй и третий выходы блока ум-³⁰

ножителей - с первыми входами регистра результата, регистра промежуточного результата и блока управления соответственно, третий выход блока управнения соединен с управляющим вхо- ³³дом блока, модификации аргумента, четвертый - с управляющими входами первого, второго и третьего дешифраторов нуля, выходы которых соединены со вторым,.третьим и четвертым вхо- 40 дами блока управления соответственно, пятый выход блока управления соединен со вторым входом регистра результата, первый выход которого соединен с первым входом первого сумматора, первый 45 выход которого соединен со вторым входом регистра промежуточного результата, второй выход которого соединен совторым входом первого сумматора, второй выход которого соединен с зд

третьимвходом регистра результата а второй выход регистра результата является выходом устройства.

На чертеже показана блок-схема’ предлагаемого устройства. - 55

Оно содержит регистр 1 аргумента, блок 2 модификации аргумента, сумматор 3, ключ 4, блоки 5 и 6 памяти, образующие блок 7 функциональных) таблиц, селектор-мультиплексор 8, блок 9 умножителей, регистр 10 резуль-60 тэта, сумматор 11, регистр 12 промежуточного результата, дешифраторы 13 нуля, образующие в совокупности блок 14 и блок 15 управления. Блок 9 умножителей, регистр 10 результата, 65

сумматор 11 и регистр 12 промежуточного результата образуют операционное устройство 16.

Предложенное устройство реализует метод сегментирования, который заключается в обнулении разрядов, расположенных слева от левой границы какойлибо группы разрядов аргумента (сегмента) и справа от правой границы сегмента. Наиболее целесообразно разбиение аргумента на три сегмента. В этом случае формула для вычисления ,51ц 4 _х выглядит так:

5<П ₂ X -=5<Ц (х_ч+ *$+*_э|⁼⁵'П£ ^.С09“ Х₂СО5^ Х_э-

_х. 'к я . ίΐ

+СО5^Х₁СО5-Х₂-5.П₅ Х_э =

/ Ιϊ 'ίϊ Ίί ίΐ \ 5? '

= \5₍П-Х₄СО5-Х₂₊СО5 -Х₁₅П12^Х2)сО5 2^Х3 +

х₂)₅1п ~ х_э .

При этом в»блрке 5 хранятся значения подфункции 5ΐηБх, а в двух блоках 6 значения подфункций з!п^ х_ζ исо5^х₂. Подфункции £ х_э, соз^ х_э вычисляются

в операционном блоке 16.

Работа устройства начинается с занесения аргумента на регистр 1 аргумента. Далее он поступает в блок 2 модификации аргумента, где по сигналам из блока 15 управления преобразуется в’сегменты. Полученные сегменты проверяются на равенство нуля в блоке 14.

Первый сегмент поступает на ключ

4 и в сумматор 3, где производится выработка Дополнения кода первого сегмента.

Ключ 4 пропускает на входы блока

5 код~пёрвого сегмента в случае вычисления э1ц х и дополнение кода при вычислении 005 х.

Второй сегмент непосредственно подается на входы блоков 6, а младший (третий) сегмент - на вход селектора-мультиплексора 8, на выходе которого образуются пары сомножителей в Зависимости от сигналов с блока 15.

Устройство 16 состоит из двух _мно- /жительных устройств регистра 10 результата, сумматора 11 и регистра 12 промежуточного результата. Каждое множительное устройство содержит собственно умножитель и регистр. Первое множительное устройство предназначено для вычисления· произведений пар подфункций, а второе - для вычисления значений подфункций синус и косинус от младшего сегмента. Регистр 12 служит для хранения промежуточных результатов, получаемых в' процессе вычисления функции, Окончательный результат формируется в регистре 10 результата, выходы которого^- служат выходами устройства.

760111

Вычисление 81п£-х_аи со8^х_апроисходит параллельно с вычислением произведений других подфункций, но работа второго множительного устройства начинается раньше, чем работа первого, так как младший сегмент пос- 5 тупает в устройство 16 сразу же после преобразования аргумента в сегменты через селектор-мультиплексор А.

Работой всех блоков устройства управляет блок 15.

Таким образом, йри меньших аппаратурных затратах предлагаемое устройство имеет точность вычислений в 3, 6 раза больше, чем прототип (увеличение с 15 разрядов до 56).

Claims

Формула изобретения

Устройство для вычисления функций 20 вида ц« б1пх , содержащее регистр аргумента, блрк модификации аргумента, блоки памяти, блок умножителей, регистр результата, первый сумматор и блок управления, причем вход регист-25 ра аргумента является входом устройства, а выходы регистра аргумента соединены со входами блока модификации аргумента, отличающееся тем, что, с целью повышения 30 точности, оно содержит второй сумматор, ключ, селектор-мультиплексор, дешифраторы нуля и регистр промежуточного результата, при этом первая группа выходов блока модификации ар- 35 румента соединена со входами второго сумматора, первого дешифратора нуля и первой группы входов ключа,, вторая группа.выходов блока модификации аргумента - с входами первого и второго блоков памяти и входами второго дешифратора нуля, а третья группа выходов блока модификации аргумента с входами третьего дешифратора нуля и первой группой входов селекторамультиплексора, выходы второго сумма- ⁴⁵тора соединены со второй группой вхо'дов ключа, управляющий вход которого соединен с первым /выходом блока управления, а выходы - со входами третьего блока памяти, выходы которого 'подключены ко второй группе входов селектора-мультиплексора, третья и· четвертая группы входов которого подключены соответственно к выходам первого и второго блоков памяти, управляющий вход | 'селектора-мультиплексора 'подключен ко второму выходу блока управления, а первый и второй выходы к соответствующим входам блока умножителей, третий вход которого соединен с первым выходом регистра промежуточного результата, а первый, вто-_ рой и третий 'выходы блока умножите- ~ лей с первыми входами регистра результата^ регистра промежуточного результата и блока управления соответственно, третий выход блока управления соединен с управляющим входом блока модификации аргумента, четвертый - с управляющими входами первого, второго и третьего дешифраторов нуля, выходы которых Соединены со' вторым, третьим; и четвертым входами блока управления соответственно, пятый выход блока управления соединен со вторым входом регистра результата, первый выход кот торого соединен с первым входом первого сумматора, первый выход которого соединен со вторым входом регистра < . промежуточного результата, второй _;выход’ которого соединен со вторым входом первого сумматора, второй выход которого соединен с третьим входом регистра результата, а второй выход регистра результата является выходом устройства.