SU762007A1 - Цифровой фильтр 1 - Google Patents

Description

Изобретение относится к специализированным средствам вычислительной техники и может быть применено в системах обработки информации, информа- _ ционно-измерительных системах, в уст-³ ройствах формирования и анализа случайных процессов.

Известен цифровой фильтр, который строится в виде спецвычислителя, где(10 отсчеты входного и выходного сигнала обрабатываются поразрядно. Фильтр содержит последовательно соединенные два арифметических блока, работагацих параллельно, вторые информационные ^5 входы арифметических блоков подключе» ны соответственно к первому и второму выходу блока памяти, где хранятся коэффициенты передаточной функции фильтра, выход второго арифметического 20 блока, соединен с первым входом первого регистра сдвига, выполняющего функцию задержки, второй вход данного регистра - вход устройства в целом, а выход соединен с входом блока образо-25 вания дополнительного кода, первый выход которого — выход устройства в целом, а второй его выход подключен к первому входу второго регистра и третьему входу второго арифметическо-30

2

го блока, выполняющего также функцию 'задержки, выход которого соединен с первым 'информационным входом первого арифметического блока,·первый, второй, третий, четвертый и пятый выходы блока управления соединены соответственно с управляющими входами первого арифметического блока, второго арифметического блока, первого регистра сдвига, блока образования дополнительного кода ή второго регистра сдвига М .

Недостаток цифрового фильтра — вычисление отсчетов выходного сигнала производится медленно, а главное, ему присущи как чувствительность полюсов передаточной функции .к квантованию коэффициентов, так и наличие предельных циклов.

Наиболее близким по технической .сущности к. предлагаемому является цифровой фильтр, содержащий последоэательно соединенные блок задержки, реализованный на динамической памяти, и арифметический блок, представляющий собой последовательный накапливающий сумматор и элемент И для организации логического умножения параметра на выходной сигнал, второй вхоЛ арифме3

762007

4

тического блока является входом устройства в целом, а выход его соединен со входом блока задержки и является выходом устройства в целом, выход блока синхронизации соединен с управляющими "Входами блока задержки и блока рамяти, выход которой соединен с третьим входом арифметического блока [2],

Недостатком известной схемной реализации фильтра является зависимость полюсов передаточной функции от эффектов квантованияпараметров фильтра, приводящей к нарушению стабильности работы цифрового фильтра, а также наличию предельных циклов. Так для входных сигналов низкого уровня шумы округления становятся коррелированными и в пределе, когда входной сигнал'равен нулю, на выходе рекурсивных цифровых фильтров наблюдаются периодические сигналы или предельные циклы. Таким образом, фильтры, импульсная характеристика которых должна спадать до нуля, могут не иметь, такой характеристики вследствие квантования результатов умножения в различных узлах фильтра, (фильтры, считавшиеся асимптотически устойчивыми в смысле ограниченности входа и выхода, оказываются на границе устойчивости).

Общим недостатком извест’ных цифровых фильтров является зависимость стабильности работы фильтра от квантования параметров и наличие предельных циклов.

* Цель изобретения — увеличение стабильности работы цифрового фильтра.

Для достижения поставленной цели в известный цифровой фильтр, содержащий блок задержки, арифметический блок памяти и блок синхронизации, первый выход которого подключён к управляющим входам блока памяти и блока задержки, выход которого соединен.с первым входом арифметического блока,

'второй вход которого является входом фильтра, введены первый коммутатор, блок округления, второй кокииутатор и блок усреднения, выход блока памяти соединен с первым входом первого коммутатора, выход которого подключен ко входу блока округления, выход которого' соединен со входом второго коммутатора, первый выход которого подключен ко входу блока задержки и входу бЛокЗ'^З'Р^Днёния/·' выход которого является выходом устройства, причем второй выход второго коммутатора подключен к третьему входу арифметического блока, выход которого соединен со вторым входом первого коммутатора, управляющий вход которого подключен ко второму выходу блока синхронизации, третий и четвертый выходы которого под• ключены к управляющим входам соответственно второго.коммутатора и блока

усреднения. ·'"" ---·*-· '*

Уменьшение чувствительности полюсов передаточной функции цифрового.

40

фильтра от эффектов квантования параметров достигается тем, что коэффициент фильтра представляется в виде

= .[Ьо ⁺ К V

(1)

где

Д Ь' и дЬ

15

20

25

число из потока с равномерным распределением в интервале (0,1); значение заданной вероятности;

ошибки округления параметра Ь с избытком и недостатком соответственно.

Математическое ожидание коэффициента равно Ь_о. С другой стороны математическое ожидание параметра Ь равно

М [Ь] = Р (Ь_о +дЬ’) + (1—р)(Ь₀ - ЛЬ' ') , отсюда

йЬ^п (2)

‘ Р~ , ..и +7.9. ’2 Б

а это есть оценка величины отбрасываемой части коэффициента Ь представленного машинным операндом

9

Т'·· оп>

30 ^где Р

35

= 0 или 1, ϊ = 1 ,. . . , η — старшие разряды;

% = 0 или 1, ] = 1, т — младшие разряды операнда. Округленный машинный операнд до п разрядов есть

(ς„ + 9₇ ) (3)

45

50

55

Таким образом, к η-ому разряду добавляется единица переноса \), с верот ятностью, численно равной величине отбрасываемой части, что может осуществляться по методу (3):

На чертеже представлена блок-схема цифрового фильтра.

Цифровой фильтр содержит последовательно соединенные блок 1 задержки и арифметический блок 2, вход которого является входом устройства в целом, а также первый выход блока 3 синхронизации, соединен с управляющими.входами блока 4 памяти и блока 1 задержки, первый коммутатор (мультиплексор) 5, блок б округления (вероятностного), второй коммутатор 7 и блок 8 усреднения, выход которого является выходом устройства в целом, последовательно соединены мультиплексор 5, блок 6 округления, коммутатор 7, один выход . которого соединен с третьим входом арифметического блока 2, а другой — с входом блока 8 усреднения и блока 1 .задержки, выход арифметического блока 2 соединен с информационным входом

65

5

762007

мультиплексора 5, другой информационный вход которого соединен с выходом блока 4 памяти, второй выход блока 3 синхронизации подключен к управляющему входу мультиплексора 5, а третий и четвертый выходы блока 3 синхрони- 5 зации соединены с управляющими входами коммутатора 7 и блока 8 усреднения соответственно.

Цифровой фильтр работает следующим образом.

Промежуточные результаты у(п—ϊ) и входные отсчеты х(п) поступают в арифметический блок 2 в параллельной форме, в отличие от известного, где в последовательной. По сигналу на первом выходе из блока 3 синхронизации, из блока 4 памяти, через мультиплексор 5, по разрешающему сигналу на втором выходе блока 3‘синхронизации поступает (п + т)-разрядный коэффициент а в блок 6 округления, который 20 может быть реализован, например по схеме (3), где производится вероятностное округление коэффициента а до празрядного согласно (4), затем результат округления передается через 25 коммутатор 7 при наличии разрешающего сигнала на третьем выходе блока 3 синхронизации в арифметический блок 2, где производится умножение на празрядный входной сигнал х(п) · 2п- 30

разрядное произведение с выхода арифметического блока 2 через мультиплексор 5, по разрешающему сигналу на втором выходе блока 3 синхронизации, который в противофазе разрешающему 35 сигналу передачи коэффициентов из блока 4 памяти через мультиплексор 5 в блок 6 округления поступает в блок 6 вероятностного округления, результат округления (η-разрядное произведение) 40 через коммутатор 7 под управлением блока 3 синхронизации (третий выход) поступает в накапливающий сумматор арифметического блока. Далее по разрешающему сигналу на первом выходе 45 блока 3 синхронизации производится сдвиг в блоке 1 задержки и в арифметический . блок 2 считывается п-разрядный промежуточный результат у(η—Ν), а из блока 4 памяти считывается (п + 50 + т)-разрядный коэффициент- Ь₁ , который проходит округление в блоке б вероятностного округления и передается в арифметический блок аналогично, как и коэффициент а. Произведение 2п-раз- 55 рядное у(п—Ν) · Ь₃ , аналогично произведению а · х(п), пройдя вероятностное , округление до η разрядов, суммируется с содержимым накапливающего сумматора в арифметическом блоке 2. Далее по очередному разрешающему сигналу на ⁶ первом выходе блока 3 синхронизации происходит сдвиг в блоке 1 задержки и в арифметический блок 2 передается η-разрядный промежуточный результат у £п—(Ν—1)3 , а из блока 4 памяти

6

считывается (п + т)-разрядный коэф- ¹ фициент . Далее происходят аналогичные операции, имеющие место при образовании η-разрядного произведения у(п—Ν)· Ь* , в результате которых к содержимому накапливающего сумматора в арифметическом блоке 2 добавляется η-разрядное произведение у £η-(Ν— 1)]·

• . Так продолжается N раз, в результате чего в арифметическом блоке 2 образуется η-разрядный выходной . сигнал у(п), который через мультиплексор 5, при соответствующем разрешающем входном сигнале на втором выходе блока 3 синхронизации, пройдет в блок 6 округления, где округления не произойдет, так как отбрасываемая часть (й—т) разрядов равна нулю, т.е. вероятность р в (4) равна нулю, по разрешающему сигналу на третьем выходе блока 3 синхронизации, который является в противофазе сигналу на третьем выходе блока 3 синхронизации, действующему до этого N раз, поступает в блок 8 усреднения, где по команде на четвертом выходе блока 3 синхронизации устанавливается число П, которое является числом усреднений у(п) для уменьшения дисперсии шума Ъц . Одновременно данный код у(п) поступает в блок задержки 1.

Описанная выше работа цифрового фильтра продолжается (1 раз и на выходе блока 8 усреднения 'получается выходной результат цифровой фильтрации у_к = (1/0) у_п . Затем снова продолжается весь^пцикл получения у_о1 и т.д., где к = 1 , К, а К может быть как угодно большим числом. Блок 8 усреднения . просто реализуется, когда Ц = 2^К. Тогда он будет представлять собой (& + п) разрядный накапливающий сумматор, а деление на 0., будет осуществлено путем сдвига вправо на у разрядов. Такой вариант реализации блока усреднения возможен при реализации цифрового фильтра с фиксированной запятой.

Таким образом, использование мультиплексора, блока вероятностного округления, коммутатора и блока усреднения выгодно отличает предлагаемый цифровой фильтр от известного, так как уменьшаются затраты оборудования, потому что в известном, чтобы уменьшить шумы округления до незначительного уровня необходимо увеличивать точность обработки промежуточных результатов, т.е. нужны дополнительные разряды в арифметическом блоке. В данном случае без увеличения длины слова обработки промежуточных результатов происходит увеличение стабильности работы цифрового фильтра и подавление предельных циклов, а, следовательно, не увеличивается стоимость фильтра. В результате будет увеличена сфера применения цифрового фильтра в различных низкочастотных^ системах.

762007

Claims (1)

1. Формула изобретения

   Цифровой фильтр, содержащий блок задержки, арифметический блок памяти и блок синхронизации, первый выход 'которого подключен к управляющим входам блока памяти и блока задержки, "выход которого соединён с первым входом арифметического блока, второй вход которого является входом фильтра, отличающийся тем, что, с целью повышения стабильности работы цифрового фильтра, в него введены первый коммутатор, блок округления, второй коммутатор и блок усреднения, выход блока памяти соединен с' первым' входом первого коммутатора,' выход которого подключен ко входу блока округления, выход которого соединен со входомвторого коммутатора, первый выход которого подключен ко входу блока задержки и входу блока усреднения,

   выход которого является Выходом устройства, причем второй выход второго коммутатора подключен к третьему входу арифметического блока, выход которого соединен со вторым входом первого коммутатора, управляющий вход кот торого подключен ко второму выходу блока синхронизации, третий и четвертый выходы которого подключены к управляющим входам соответственно второго коммутатора и блока усреднения.