SU762204A1

SU762204A1 - Управляемый делитель частоты импульсов1 2

Info

Publication number: SU762204A1
Application number: SU782674670A
Authority: SU
Inventors: Vladimir A Grekhnev; Vladimir N Gilenok; Nikolaj P Pavlyuchenkov
Original assignee: Vladimir A Grekhnev; Vladimir N Gilenok; Nikolaj P Pavlyuchenkov
Priority date: 1978-10-16
Filing date: 1978-10-16
Publication date: 1980-09-07

Description

Изобретение относится к импульсной технике, может быть использовано в устройствах, где необходимо деление последовательности входных импульсов на число, задаваемое в процессе работы устройства соответ- 5 ствующим управляющим сигналом.

Известны управляемые делители частоты импульсов, содержащие КЗ-триггеры, выполненные на паре перекрестно соединенных элементов И—НЕ, и элементы ю

И—НЕ ,[1].

Эти делители частоты с программным управлением содержат коммутатор входных импульсов, три счетчика импульсов, три логических элемента ИЛИ, осуществляющих 15 коммутацию поступления импульсов на счетчики. Связи между элементами таковы, что первый счетчик осуществляет деление на целые числа, а коммутация осуществляется двумя другими счетчиками и логиче- 20 скими элементами.

Недостатком данного делителя является большое количество оборудования и высокая сложность устройства.

Известен также управляемый делитель 25 частоты, содержащий входной элемент И—

НЕ, выходной элемент И—НЕ, двухразрядный и «-разрядный счетчики, каждый разряд которых содержит триггер памяти и ' •два коммутационных триггера, причем еди- 30

ничный выход триггера памяти соединен с единичным входом второго коммутационного триггера, нулевой выход которого соединен с единичным входом триггера памяти, а единичный выход — с нулевым входом первого коммутационного триггера, единичный выход этого триггера соединен с нулевыми входами триггера памяти и второго коммутационного триггера этого же разряда, а нулевой выход — с обоими входами второго коммутационного триггера последующего разряда [2].

Недостатком данного делителя является низкая надежность.

Целью изобретения является повышение надежности работы устройства.

С этой целью в управляемом делителе частоты импульсов, содержащем двухразрядный и «-разрядный счетчики импульсов, входной и выходной элементы И—НЕ, причем каждый разряд каждого счетчика импульсов состоит из триггера памяти и двух коммутационных триггеров, единичный выход первого из которых соединен с нулевым входом триггера памяти и с нулевым входом второго коммутационного триггера, единичный вход которого подключен к единичному выходу триггера памяти, единичный выход — к нулевому входу первого коммутационного триггера, а нулевой вы762204

ход — к единичному входу триггера памяти, при этом нулевой выход первого коммутационного триггера каждого разряда соединен со входами второго коммутационного триггера последующего разряда в каждом счетчике импульсов, а входная шина соединена с единичным входом первого коммутационного триггера и с нулевым входом второго коммутационного триггера каждого разряда счетчиков, в каждый разряд «-разрядного счетчика импульсов введен дополнительный элемент И—НЕ, первый вход которого подключен к нулевому выходу первого коммутационного триггера последнего разряда, второй вход — с соответствующей управляющей шиной, а выход — с единичным входом первого коммутационного триггера своего разряда, причем единичные выходы первого и второго коммутационных триггеров второго разряда двухразрядного счетчика импульсов подключены ко входам входного элемента И— НЕ и ко входам второго коммутационного триггера первого разряда «-разрядного счетчика импульсов, а выходы второго коммутационного триггера — ко входам выходного элемента И—НЕ; единичные выходы коммутационных триггеров последнего разряда «-разрядного счетчика импульсов соединены со входами входного элемента И— НЕ, выход которого подключен к нулевому входу второго коммутационного триггера первого разряда и к единичному и нулевому входам соответственно первого и второго коммутационных триггеров второго разряда двухразрядного счетчика импульсов, а нулевой выход первого коммутационного триггера последнего разряда «-разрядного счетчика импульсов — к единичному входу первого коммутационного триггера первого разряда двухразрядного счетчика импульсов.

На чертеже представлена структурная электрическая схема управляемого делителя частоты импульсов.

Делитель содержит двухразрядный счетчик 1 импульсов, состоящий из триггеров памяти 2, 3, коммутационных триггеров 4—7, входной элемент И—НЕ 8, выходной элемент И—НЕ 9, «-разрядный счетчик 10 импульсов, состоящий из триггеров памяти 11—14, коммутационных триггеров 15—22 и дополнительных элементов И—НЕ 23—26. Входной сигнал подается на входную шину 27 тактовых импульсов, на управляющие шины 28—31 подаются сигналы управления. Выходной сигнал снимается с выходной шины 32.

Принцип работы делителя заключается в следующем.

Допустим, на единичных выходах триггеров 6 и 7 разрядного счетчика 1 присутствуют сигналы, равные логической единице.

В этом режиме рассмотрим работу счетчика 10. Счетчик 10 является счетчиком с пе4

ременным коэффициентом деления. Коэффициент пересчета задается сигналами управления по шинам 28—31. Когда все триггеры памяти 11 —14 счетчика 10 устанавливаются в единицу, на нулевом выходе коммутационного триггера 21 появляется сигнал, равный логической единице, который поступает на входы элементов И—ΉΕ 23— 26. На вторые входы этих элементов с шин 28—31 поступает код, задающий коэффициент пересчета счетчика 10.

Те элементы И—НЕ 23—26, на вторые входы которых с шин 28—31 поступают сигналы, равные логической единице, открываются, и на выходах этих элементов появляются сигналы, равные логическому нулю, Которые, поступая на единичные входы первых коммутационных триггеров, запрещают установку в нуль триггеров памяти соответствующих разрядов. Поэтому с приходом очередного входного импульса триггеры памяти этих разрядов не установятся в нулевое состояние и в счетчике будет записан код, равный коду, поступающему на шину 28—31.

После окончания действия входного импульса на нулевом выходе триггера 21 снова будет сигнал, равный логическому нулю, который закрывает элементы И—НЕ 23— 26. Далее в счетчике осуществляется обычный пересчет до тех пор, пока все триггеры памяти 11 —14 в счетчике 10 снова не установятся в единичное состояние. При этом на нулевом выходе триггера 21 опять появляется сигнал, равный логической единице, и процесс пересчета повторяется. Таким образом, если на управляющие шины 28—31 подан двоичный код числа А (0^Л^2), где « — число разрядов счетчика 10, то в счетчике осуществляется пересчет в двоичном коде от этого числа Л до 2^п, далее в счетчике снова устанавливается код числа Л и т. д. Коэффициент пересчета при этом будет равен 2" — Л.

Счетчик 1 является по существу делителем на три, в котором происходит следующая последовательность смены состояний триггеров памяти: 01, 10, 11, 01, 10 и т. д. Изменение состояния счетчика 1 возможно лишь при наличии сигналов, равных логической единице, на нулевом выходе триггера 21 счетчика 10 или на выходе входного элемента И—НЕ 8, что является свидетельством того, что или все триггеры памяти счетчика 1, или все триггеры памяти счетчика 10 находятся в единичном состоянии. Изменение состояния счетчика 10 возможно лишь при наличии сигналов, равных логической единице, на единичных выходах триггеров 6 и 7 счетчика. 1%, что свидетельствует о том, что или триггер 2 или триггер 3 счетчика 1 находится в нулевом состоянии.

Допустим, необходимо осуществить деление последовательности входных импульсов

762204

5

на 3, 5. Для этого задаем коэффициент пересчета счетчика 10 равным трем, подавая на шины 31, 30, 29, 28 код 1101. При этом в делителе будет осуществляться следующая последовательность смены состояний 5

триггеров памяти. Счетчик 1

32

0 01 1 01 2 01

3 1Ό

4 10

5 10

6 II

7 01

	Счетчик	10
14	13	12	11
1	1	0	1	10
1	1	1	0
1	1	1	1
1	1	0	1
1	1	1	0
1	1	1	1	15
ί	1	0	1
1	1	0	1

Видно, что с приходом третьего по счету входного импульса на нулевом выходе триг- 20 гера 7 появляется сигнал, равный логическому нулю, который устанавливает триггер памяти 3 в единичное состояние и который через выходной элемент И—НЕ 9 поступает на выходную шину 32 делителя. 25 После окончания шестого импульса сигнал, равный логическому нулю/ появляется на единичном выходе триггера 7, который через выходной элемент И—НЕ 9 поступает на выходную шину 29 устройства. С прихо- Зо дом седьмого входного импульса делитель возвращается в исходное состояние. Таким образом осуществляется деление входной последовательности импульсов на 3, 5. Для осуществления деления частоты на 4, 5 не- 35 обходимо по шинам 28—31 задать коэффициент пересчета счетчика 10 равным 4, для деления на 5,5—5 т. д. Аналогичным образом может быть осуществлено деление частоты на другое число. 40

Claims

Формула изобретения

Управляемый делитель частоты импульсов, содержащий двухразрядный и «-раз- 45 рядный счетчики импульсов, входной и выходной элементы И—НЕ, причем каждый разряд каждого счетчика импульсов состоит из триггера памяти и двух коммутационных триггеров, единичный выход первого из 50 которых соединен с нулевым входом триггера памяти и с нулевым входом второго коммутационного триггера, единичный вход которого подключен к единичному выходу

триггера памяти, единичный выход — к нулевому входу первого коммутационного триггера, а нулевой выход — к единичному входу триггера памяти, при этом в каждом счетчике импульсов нулевой выход первого коммутационного триггера каждого разряда соединен со входами второго коммутационного триггера последующего разряда, а входная шина соединена с единичным входом первого коммутационного триггера и с нулевым входом второго коммутационного триггера каждого разряда счетчиков импульсов, отличающийся тем, что, с целью повышения надежности работы устройства, в каждый разряд «-разрядного счетчика импульсов введен дополнительный элемент И—НЕ, первый вход которого подключен к нулевому выходу первого коммутационного триггера последнего разряда, второй вход — к соответствующей управляющей шине, а выход — к единичному входу первого коммутационного триггера своего разряда, причем единичные выходы первого и второго коммутационных триггеров второго разряда двухразрядного счетчика импульсов подключены ко входам входного элемента И—НЕ и ко входам второго коммутационного триггера первого разряда «-разрядного счетчика импульсов, а выходы второго коммутационного триггера — ко входам выходного элемента И— НЕ, единичные выходы коммутационных триггеров последнего разряда «-разрядного счетчика импульсов соединены со входами входного элемента И—НЕ, выход которого подключен к нулевому входу второго коммутационного триггера первого разряда и к единичному и нулевому входам соответственно первого и второго коммутационных триггеров второго разряда двухразрядного счетчика импульсов, а нулевой выход первого коммутационного триггера последнего разряда «-разрядного счетчика импульсов — к. единичному входу первого коммутационного триггера первого разряда двухразрядного счетчика импульсов.