SU799010A2 - Ячейка пам ти дл буферногоРЕгиСТРА - Google Patents
Ячейка пам ти дл буферногоРЕгиСТРА Download PDFInfo
- Publication number
- SU799010A2 SU799010A2 SU792751957A SU2751957A SU799010A2 SU 799010 A2 SU799010 A2 SU 799010A2 SU 792751957 A SU792751957 A SU 792751957A SU 2751957 A SU2751957 A SU 2751957A SU 799010 A2 SU799010 A2 SU 799010A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- additional
- trigger
- main
- stable
- cell
- Prior art date
Links
- 210000000352 storage cell Anatomy 0.000 title 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Description
ными входами второго и третьего элементов И-ИЛИ-НЕ основного трехстабильного триггера и первой и второй основными входными шинами, выход второго элемента И-ИЛИ-НЕ дополнительного трехстабильного триггера подсоединен к третьим и четвертым дополнительным входам второго и третьего элементов И-ИЛИ-НЕ основного трехстабильиого триггера, выход третьего элемента И-ИЛИ-НЕ дополнительного трехстабильного триггера соединен с п тыми и шестыми дополнительными входами второго и третьего элементов И-ИЛИ-НЕ основного трехстабильного триггера, первые выходы второго и третьего элементов И-ИЛИ-НЕ дополнительного трехстабильного триггера соединены с седьмыми дополнительными входами второго и третьего элементов И-ИЛИ-НЕ основного трехстабильного триггера и с четвертой дополнительной входной шиной, четвертый, п тый и шестой дополнительные входы первого элемента И-ИЛИ-НЕ основного трехстабийьного триггера соединены со вторыми, третьими и четвертыми входами второго и третьего элементов И-ИЛИ НЕ дополнительного трехстабильного триггера и третьей, четвертой и п той основными входньани шинами, выход второго элемента И-ИЛИ-НЕ основного грехстабильного триггера соединен с четвертым входом второго элемента И-ИЛИ-НЕ дополнительного трехстабильного триггера, п тый вход второго элемента И-ИЛИ-НЕ которого подключен к выходу первого элемента И-ИЛИ-НЕ эсновного трехстабильного триггера и к п тому входу третьего элемента il-ИЛИ-НЕ дополнительного трехстабильного триггера, выход третьего элемента И-ИЛИ-НЕ основного трехстабильног триггера соединен с шестым входом тргьего элемента И-ИЛИ-НЕ дополнительного трехстабильного триггера.
На чертеже представлена функциональна схема предлагаемой чейки паи ти дл буферного регистра.
Устройство содержит элементы 1-ИЛИ-НЕ 1-3 основного трехстабильного триггера 4, элементы И-ИЛИ-НЕ -7 дополнительного трехстабильного триггера 8, основные входные шины J-14, дополнительные входные шины 15-18..
Ячейка работает слеДу1Сйдим образом Основной триггер предлагаемой чеки-пам ти имеет три устойчивых соего ни , которые определ ютс значени ми на выходах элементов 1,2,3; 011 - информаци в триггере 4 отсутствует, НО - в триггере- 4 записана
п н
I
101 - а триггере 4 записан О.
Аналогичные состо ни имеет и дополнительный триггер 8.
Пока в дополнительном триггере 8 отсутствует информаци ; изменение состо ний основного триггера происходит так же, как и в известном устройстве .
Условием записи (стирани ) информации в 1-й чейке, в этом режиме вл етс отсутствие (наличие) информатции в (1+1)-и и наличие (отсутствие) информации в(1-1)-й чейках соответртвенно . При этом запись (стирание) информации в 1-й чейке происходит через элементы 2,3(1)Пусть теперь в( чейке оказалс (i+.1)-и разр д сдвигаемого кода, в результате чего в дополнительный триггер 8 (1+1).-й чейки записалась информаци , этот триггер оказалс в состо нии 110 или 101. Эти состо ни дополнительного триггера 8 (1+1)-й чейки разрешают перепись информации из (1-1)-й чейки в 1-ю чейку через элементы 2 и 3. При этом, очевидно в 1-ю чейку запишетс 1-й разр д , сдвигаемого кодака в (1-1)-й чейке информ 1ци будет стерта. Условием пе реписи информации из основного триггера 4 1 -и чейки в ее дополнительный триггер 8 вл етс наличие информации в основном 4 и дополнительном триггерах 8 (j+lj-й чейки и отсутствие информации в (i-l)-и чейке. Эти услови вл ютс признаком того, что в 1-ю чейку записан 1-й разр д сдвигаемого кода.
Таким образом, информаци на выходах элементов 6 и 7 -f-й чейки по вл етс только после того, как в этой чейке окажетс записанным 1-й разр д сдвигаемого кода, что позвол ет осуществить параллельное считывание информации из буферного регистра.Возврат 1-й чейки пам ти буферног регистра в исходное состо ние происходит в следующем пор дке.
Сначала стираетс информаци в основном триггере 4 -f-й чейки (условием этого вл етс отсутствие информации в основном 4 и наличие ее в дополнительном триггере 8 (1-1)-й чейки соответственно), а затем стираетс информаци в дополнительном триггере 8 -и чейки (условием этого вл етс отсутствие информации в основном триггере 4 (i+1 -и чейки.
Claims (1)
- Процесс установки чеек буферного регистра в исходное состо ние распростран етс последовательно от первой чейки к п-й, причем как только i- чейка .оказываетс в исходном состо нии (т.е. отсутствует информаци в ее основном 4 и дополнительном триггерах 8), она снова может принимать информацию из (-г-1)-й чейки. / При этом пока дополнительный триггер 8 1-й чейки хранит информацию (находитс в состо нии 110 или 101), запись информации в ее основной триггер 4 блокируетс и поэтому запись очередного Ц-разр дного кода в регист можно начинать сразу после того, как его перва чейка установитс в исход ное состо ние (не дожида сь установки в это состо ние всех чеек регистр В предлагаемой чейке пам ти врем записи(стирани )информации в режи ма простого сдвига составл ет 2(-iсредн задержка одного элементе а ИКЛИ-НЕ а в режиме сдвига с параллельtitoA считыванием - 4t. Хот предлагаема чейка пам ти содержит дополнительное оборудование шо сравнению с известной чейкой (дополнительный трехстабильный триггер ), однако общий объем оборудовани необходимый дл построени буфераого регистра (типа pipeEine) , не увеличиваетс : в том и другом случае буфер ный регистр дл хранени п-разр дйого кода должен содержать 2 ц трехстабнльных триггеров. Аналогичный вывод можно сделать и о быстродействии буферного регистра сдвиг кода на ti разр дов производитс за врем , равное 4мЬ, как в регистре из известных чеек пам ти, так ив регистре из предлагаемых чеек пам ти. Буферный регистр (типа pipetine). построенный на основе предлагаемых чеек пам ти, позвол ет осуществл ть параллельное считывание информации и его целесообразно использовать дл преобразовани последовательного кода в параллельный. Формула изобретени Ячейка пам ти дл буферного регистра по авт. св. 661606, отличающа с тем, что, с целью раситрени области применени чейки пам ти за счет обеспечени возможности параллельного считывани информации , она содержит дополнительный трехстабильный триггер, выполненный на трех элементах И-ИЛИ-НЕ, и четыре дополнительные входные шины, перва , втора и треть из которых соединены соответственно с первым, вторьм и третьим дополнительными входалш пер вого элемента И-ИЛИ-НЕ основного трех стабильного-триггера, первый и второй входы первого элемента И-ИЛИ-НЕ дополнительного трехстабильного триггера соединены с первьв 1и и вторыми дополнительными входами второго и третьего элементов И-ИЛИ-НЕ основного триггера и первой и второй основными входными шинами, выход второго элемента И-ИЛИ-НЕ дополнительного трехстабильного триггера подсоединен к третьим и четвертым дополнительным входам второго и третьего элементов И-ИЛИ-НЕ основного трехстабильного триггера,выход третьего элемента.ИИЛИ-НЕ дополнительного трехстабильно го триггера соединен с п тыми и шеетыми дополнительными входами второго и третьего элементов И-ИЛИ-НЕ основного трехстабильного триггера,первые выходы второго и третьего элементов И-ИЛИ-НЕ дополнительного трехстабильного триггера соединены с седьмыми дополнительными входами второго и третьего элементов с четвертой дополнительной входной шиной, четвертый п тый и шестой дополнительные входы первого элемента И-ИЛИ-НЕ основного трехстабильного триггера соединены со BTOpbBvm и третьими и четвертыми входами второго и третьего элементов И-ИЛИ-НЕ дополнительного трехстабильного . триггера и третьей, четвертой и 1ПЯТОЙ основными входными шинами, вырсод второго элемента И-ИЛИ-НЕ основного трехстабильного триггера соединен с четвертым входом второго элемента И-ИЛИ-НЕ дополнительного трехстабильного триггера, п тый вход второго элемента И-ИЛИ-НЕ которого подключен к выходу первого элемента И-ИЛИ-НЕ основного трехстабильного триггера и к п тому входу третьего элемента И-ИЛИ-НЕ дополнительного трехстабильного триггера,выход третьего элемента И-ИЛИ-НЕ основного трехстабильного триггера соединен с шестьо входом третьего элемента И-ИЛИ-НЕ дополнительного трехстабильного триггера . Источники информации, прин тые во. внимание при экспертизе 1. Авторское свидетельство СССР 661606, кл. G11 С 19/00, 12.03.74.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU792751957A SU799010A2 (ru) | 1979-04-12 | 1979-04-12 | Ячейка пам ти дл буферногоРЕгиСТРА |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU792751957A SU799010A2 (ru) | 1979-04-12 | 1979-04-12 | Ячейка пам ти дл буферногоРЕгиСТРА |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU661606 Addition |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU799010A2 true SU799010A2 (ru) | 1981-01-23 |
Family
ID=20821737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU792751957A SU799010A2 (ru) | 1979-04-12 | 1979-04-12 | Ячейка пам ти дл буферногоРЕгиСТРА |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU799010A2 (ru) |
-
1979
- 1979-04-12 SU SU792751957A patent/SU799010A2/ru active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0540665A1 (en) | Routing independent circuit components | |
| EP0198341B1 (en) | Digital data processing circuit having a bit reverse function | |
| US5206817A (en) | Pipelined circuitry for allowing the comparison of the relative difference between two asynchronous pointers and a programmable value | |
| JPH06131154A (ja) | シーケンシャル・メモリ及び該シーケンシャル・メモリとデータを入出力する方法 | |
| US5021994A (en) | Look-ahead flag generator | |
| JP3013800B2 (ja) | 非同期fifo回路 | |
| JPS5843934B2 (ja) | シンゴウヘンカンソウチ | |
| SU928417A2 (ru) | Ячейка пам ти дл буферного регистра | |
| SU473203A1 (ru) | Устройство дл передачи информации | |
| SU905860A1 (ru) | Ячейка пам ти дл буферного регистра | |
| SU728161A2 (ru) | Асинхронный регистр сдвига | |
| SU780045A1 (ru) | Реверсивный буферный регистр сдвига | |
| SU1304015A1 (ru) | Устройство дл сортировки чисел | |
| JPS5947394B2 (ja) | 可変長二次元シストレジスタ | |
| SU1767700A1 (ru) | Преобразователь двоичного кода в непозиционный код Фибоначчи | |
| Lee et al. | Gauss sums for $ G_2 (q) $ | |
| SU1361566A1 (ru) | Устройство адресации оперативной пам ти | |
| SU769621A1 (ru) | Буферное запоминающее устройство | |
| SU1531172A1 (ru) | Параллельный асинхронный регистр | |
| SU1631445A1 (ru) | Устройство дл вывода информации | |
| SU964731A1 (ru) | Буферное запоминающее устройство | |
| SU1283746A1 (ru) | Вычислительное устройство | |
| SU1163358A1 (ru) | Буферное запоминающее устройство | |
| SU809167A1 (ru) | Устройство дл сравнени двоичныхчиСЕл | |
| SU1069003A1 (ru) | Статический регистр |