Изобретение относитс к цифровой вычислительной технике и может бьзть использовано в цифровых вычислительных устройствах высокой ИЕ1формационной лроиэводительности. Известны различные сумматоры, у. которых увеличиние быстродействи достигаетс за счет обеспечени работы по реальным задержкам и индикации моментов окончани переходных процессов. Например, асинхронный сум матор, выполненный на триггерах 1 Существенным недостатком данного сумматора вл етс то, что один разр д сумматора эквивалентен по быстро действию 7-8-уровневой комбинационно схеме, так как задержка триггера в 2-3 раза больше задерх ки логических элементов. Наиболее близким по технической сущности к предлагаемому вл етс комбинационный сумматор,содержащий в каждом разр де элементы И и ИЛИ и реализующий с помощью четырех элемен тов И и одного элемента ИЛИ логическую функцию суммы данного разр да сумматора и с помощью других четырех элементов И и одного элемента ИЛИ логическую функцию переноса в последующий разр д сумматора Г2 Недостатком такого сумматора вл етс мала надежность при использовании его в асинхронном режиме, так как сигнал завершени переходного процесса может по вл тьс раньше сигнала на выходе суммы. Цель изобретени - устранение этого недостатка, т.е. повышение его надежности . Дл достижени поставленной цели в комбинационном сумматоре, содержащем в каждом разр де элементы И и ИЛИ, причем входы первого элемента И сое-динены соответственно со входами инверсного значени первого, пр мого значени второго операндов и входом инверсного значени переноса из предыдущего разр да сумматора, входы второго элемента И соединены соответственно со входами пр мого значени первого, инверсного значени второго операндов и входом инверсного значени переноса из предыдущего разр да сумматора, входы третьего элемента И соединены соответственно со входами инверсных значений первого и второго операндов и входом пр мого значени переноса из предыдущего разр да сумматора, входы четвертого элемента И соединены соответственно со входами пр мых значений первог и второго операндов и входом инверсного значени переноса из предыдущего разр да сумматора, входы п того элемента И соединены соответственно со входами инверсного значени первого , пр мого значени второго операндов и входом пр мого значени переноса из предыдущего разр да сумматора , входы шестого элемента И соединены , соответственно со входами пр мого значени первого, инверсного значени второго операндов и входом пр мого .значени переноса из предыду щего разр да сумматора, входы седьмого элемента И соединены соответственно , со йходами пр мых значений пер вого и второго операндов и входом пр шого значени переноса из предыдущего разр да сумматора, выходы первого, второго и третьего элементо И соеринены соответственно со входами первого элемента ИЛИ, выходы четвертого , п того и шестого элементов И соединены соответственно со входами второго элемента ИЛИ, входы восьмого элемента И соединены со входами инверсных значений первого и второго операндов и входом инверсного значени , переноса из предыду14его разр да сумматора, выходы первого элемента ИЛИ и седьмого элемента И соединены соответственно со входами третьего элемента ЛЛК и с первьоми входами дев того и дес того элементов И, вторые входы которых соединены соответстве-нно с выходом третьего элемента ИЛИ и выходом суммы данного разр да сумматора, входы четвертого элемента ИЛИ ПОДК ЕЮчены соответственно к выходам восьмого и дев того элементов И, а выход - к выходу инверсного значени переноса в последующий разр д сумматора , входы п того элемента ИЛИ подключе-ны соответственно к выходам вто рого элемента ИЛИ и дес того элемента И , а ВЫ.ХОД - к выходу пр мого значени переноса в последующий разр д сумматораНа чертеже представлена функциональна схема одного разр да комбинационного сумматора. Разр д комбинационного сумматора содержит элементы И l-1O, элементы ИЛИ 11-15. Дл организации инверсных входов разр дов первого и второго операндов а и b используютс элементы НЕ 16 и 17. Выход S -. выход сигнала суммы, выходы , Y 3. выходы соответственно инверсного и пр мого значений переносов в последующий разр д (сигналы завершени переходного процесса в сумматоре), у , у - входы инверсного и пр мого значений переносов из предыдущего разр да (сигналы завершени переходного процесса в предыдущем разр де), Z - сигнал, привод щий схему сумматора в инертное состо ние, характеризующеес набором выходных переменных s у у (0,0,0).1 Логические элементы И и ИЛИ 1-15, вход щие в состав каждого разр да комбинационного сумматора, реализуют четыре булевых функции X ,Х, Х, Х. Наборы, значений выходов булевых функций Х,Х2,Х2,,Х соответствуют п ти состо ни м сумматора, приведенным в табл.1. Состо ние 5-инертное. В табл.2 - приведены данные истинности комбинационного сумматора. Схема комбинационного сумматора описываетс следующей системой булевых выражений X oit) 2 Ч 1 , 51 v 7. + а 5у 2-н а t i/ 2 X :afe / 2-i-a-bv 2 + ati 2 a2 4 Сумматор работает следующим образом . В исходном состо нии на вход z подаетс сигнал О, который приводит схему в инертное состо ние. Сумматор находитс в состо нии ожидани сигнала разрешени на сложение от предыдущего разр да, которым служит по вление любом из входов или у или ,3TO говорит о том, что в предыдущем разр де переходной процесс закончилс и по вл етс информаци ti переносе из предыдущего разр да О или 1. При по влении на входе у или у сигнала 1 сумматор начинает сложение и переходит из инертного состо ни в действительное. Если при переходе из инертного состо ни , в котором сигнал суммы , в действительное состо ние, в котором , то сигнал завершени (Y l- или ) по вл етс только после.по влени на выходе S сигнала . Если при переходе из инертного в действительное состо ние выход суммы 5 остаетс в состо нии , то выход S не вли ет на по вление на выходе Y или Y,2 единицы. При такой, организации схемы сумматора логические элементы И 9 и 10 служат в качестве управл емых временных задержек, врем по влени сиг .нала которых от времени по влени сигнала суммы (т.е. 5) вл етс управл ющим сигналом.. Если а и Ь устанавливаютс одновременно ,, то выгодно булевые функции X и X , записать в следующем виде X ciBz X atz-vatV,).z Это повысит быстродействие параллельного сумматора, так .как разрешение на суммирование одновременно распростран етс и от младшего разр да и от разр дов, у которых -входы ав равны 00 и таким образом, поедложенна ооганизаци комбинированного сумматора выгодно отличает его от известных сумматоров, так как позвол ет производить индикацию момента окончани переходного процесса с повышенной надежностью. Таблица
Входы изобретени Формула Комбинационный сумматор, содержащий в каждом разр де элементы И и ИЛИ, причем входы первого элемента И соединены соответственно со входами инверсного значени первого, пр мого значени второго операндов и входом инверсного значени переноса из предыдущего разр да сумматора, входы второго элемента И соединены соответственно со входами пр мого значени первого, инверсного значени второго операндов и входом инверсного значени переноса из предыдущего разр да сумматора, входы третьего элемента И соединены соответственно
Таблица
Выходы со входами инверсных значений nepi, го и второго операндов и входом при мого значени переноса из предыдущего разр да сумматора, входы четвертого э; емента и соединены соответственно со входами -пр мых значений -первого и второго операндов и входом инверсного значени переноса из предыдущего разр да сумматора, входы п того элемента И соединены соответственно со входами инверсного значени первого, пр мого значени втоу-ого операндов и входом пр мого значени переноса из предыдущего разр да сумматора, входы шестого элемента И соединены соответственно со входами пр мого значени первого инверсного