SU801106A1 - Устройство дл контрол блокапАМ Ти - Google Patents

Description

1

Изобретение относитс  к запомингиощим устройствам.

Известно устройство дл  контрол  блока пам ти, содержащее блок управлeнrf , соединенный с блоком сравнени  регистр адреса, соединенный через дешифратор с провер емым блоком и генератор тактовых импульсов, подключённый к дешифратору. Кроме того, уст1 ЙЯство содержит фотосчитывгиопшй меха изм, соединенный с регистром адреса и блоками управлени  и сргюнени , блоки временной селекции и анализа амплитуд, генераторы стровов сигнала и помехи, причем блок анализа амплитуд соединен с блоками временной селекции, сравнени  и управле ни , а блок управлени  соединен с генератораМи стробов сигнала и помехи, которые подключены к генератору тактовых импульсов и блоку временной селекции. При этом блок временной селекции соединен с провер е1«лм блоком 1 ,

Недостатком этого устройства  вл етс  ограниченна  область применени ,.

Наиболее близким по технической суиности к предлагаемому  вл етс .. устройство дл  контрол  блока пам ти , содержащее входной регистр, регистр адреса, дешифратор адреса, схему сравнени  и первый элемент ИЛИ, выход которого подключен ко входу ре-. гистра адреса, одни из выходов которого соединены с первыми выходами устройства , а дзругой выход подключен ko входу дешифратора адреса, одни из выходов которого соединены со вторы0 ми выходгми устройства, выходы входного регистра подключены к третьим выходам устройства и к одним из входов схемы сравнени , другие входы которой соединены с первыми входами 5 устройства 2.

Недостатком этого устройства  вл етс  ограниченна  область применени , так как оно служит дл  контрол  блоков пам ти спе1ц|ги1ьными тестами и  вл етс  автономным, что делает невозможным использование его дл  контрол  равотоспособности блока пгил ти в процессе работы с ним, использу  его

как накопитель информации.

Цель изобретени  - расширение области применени  устройства за счет обеспечени  контрол  работоспособности -блока пам ти в процессе записи в

Claims (2)

1. 0 него информации. поставленна  цель достигаетс  тем, что устройство содержит второй элемент ИЛИ, п ть элементов И, два триггера и формирователь импульсов, причем второй вход устройства подключен к первым входам первого и п того элементов И, выход первого элемента И соединен с первыми входами второго и третьего элементов И и счетным входом первого триггера, нулевой выход которого подключен ко второму входу третьего элемента И и первому входу второго элемента ИЛИ, ; выход которого соединен со вторым входом первого эле мента.И, единичный выход первого триг гера подключен к первому входу четвертого элемента И и второму входу второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ и дходом формировател  импульсов , выход которого подключен к одному из входов входного регистра, другие входы которого со единены с шинами ввода информации, выход схемы сравнени  подключен ко второму входу четвертого элемента И, выход которого соединен со вторым входом второго элемента ИЛИ, другой выход дешифратора адреса подключен к счетному входу второго триггера, нулевой и единичный выходы которого соединены соответ ственно с третьим входом первого и вторым входом п того элементов И, выход п того элемента Н подключен ко второму входу первого элемента ИЛИ, выход третьего элемента И соединен с четвертым выходом устройства. На чертеже иэображена блок-схема устройства. Устройство содержит первый 1, второй 2, третий 3, четвертый 4 и п тый 5 элементы И, первый 6 и второй 7 элеменТыИЛИ,первый 8 и второй 9 триггеры ,. формирователь 10 импульсов, входной регистр 11, регистр 12 адреса дешифратор 13 адреса, схему 14 сравнени  и шины 15 ввода информации. Выход первого элемента ИЛИ б подключен ко входу регистра 12 адреса, одйи из выходов которого соединены с первыми выходами устройства,.а другой выход подключен ко входу дешифратора 13 адреса , одни иэ выходов которого соединены со вторыми выходами устройства. Выходы входного регистра 11 подключены к третьим выходам устройства и к одним иэ входов схемы 14 сравнени , другие эходы которой соединены с первыми входами устройства. Второй вход устройства подключен к первым входам первого 1 и п того 5 элементов И. Вы ход первого элемента И 1 соединен с первыми входами второго 2 и третьего 3 элементов И и счетным входом перво го триггера 8, нулевой выход которог подключен ко второму входу третьего элемента И 3 и. первому входу второго элемента ИЛИ 7, выход которого соеди нен со вторым входом первого элемент и 1. Единичный выход первого триггера 8подключен к первому входу -четвертого элемента И 4 и второму входу второго элемента И 2, выход которого соединен с первьам входом первого элемента ИЛИ б и входом формировател  10 импульсов , выход которого подключен к одному из входов входного регистра 11, другие входы которого соединены с шинами 15 ввода информации . Выход схемы 14 сравнени  подключен ко второму входу четвертого элемента И 4, выход которого соединен со вторым входом второго элемента ИЛИ 7 , Другой выход дешифратора 13 адреса подключен к счетному входу второго триггера 9, нулевой и единичный выходы которого соединены соответствейно с третьим входом первого 1 и вторым входом п того 5 элементов И. Выход п того элемента И 5 подключен ко второму входу первого элемента ИЛИ б,Выход третьего элемента И 3 соединен с четвертым выходом устройства. Информационные входы -И выходы контролируемого блока 16 пам ти подключены соответственно к первому, второму и третьему выходам и к первому входу устройства,а управл ющий вход записи информации к четзерто)йу выходу устройства. Устройство работает следующим образом . В исходном состо нии триггеры 8 и 9установлены в нулевое состо ние. Регистр 12 адреса и дешифратор 13 адраса устанавливают адрес исходных  чеек блока 16 пам ти. Во входной регистр 11 вводитс  исходна  информаци  дл  записи в блок 16 пам ти. На-второй вход устройства поступает первый импульс входной частоты, который проходит через элемент И 1 на счетный вход триггера 8 и через элемент И. 3 - на управл ющий вход записи информации блока 16 пам ти, записыва  в него информацию с выходов входного регистра 11. Задний фронт первого входного импульса переводит триггер 8 в единичное состо ние. Отсутствие сигнала на управл ющем входе записи информации блока 16 пам ти при наличии выборных адресов с регистра 12 адреса и дешифратора 13 адреса соответствует режиму выдачи информации дл  блока 16 пам ти . Информаци  с блока 16 пам ти поступает на вход схемы 14 сравнени , где сравниваетс  с информацией на входном регистре И и, в случае и.х совпадени , с выхода схемы14 сравнени  Элемент И 4 и элемент ИЛИ 7 поступает потенциал разрешени  на элемент И 1 дл  прохождени  второго импульса входной частоты. Второй импульс входной частоты поступает на счётный: вход триггера 8, через элемент И 2 - на. вход формировател  10 импульсов и через элемент ИЛИ 6 - на вход регистра 12 адреса. Задний фронт этого импульса измен ет адрес в.регистре 12 адреса, через формирователь 10 импульсов сбрасывает входной регистр 11 и переводит триггер 8 в нулевое состо ние. Теперь во входной регистр вводитс  нова  информаци  дл  записи в блок 16 пам ти. Далее устройство работает по описанному алгоритму. В случае отказа  чейки в блоке 16 пам ти информаци  на входах схемы 14 сравнени  не совпадает, и на ее выходе отсутствует разрешающий потенциал, вследствие чего очередной импульс входной частоты не проходит на вход триггера 8. Устройство остаетс  в режиме проверки записанной информации, при этом индикаторы регистра 12 адреса и дешифратора 13 адреса указывают координаты неисправной  чейки в блоке 16 пам ти. j Если запись информации в блок 16 .пам ти проходит без отказа  чеек пам  ти, то, перебрав все адреса, дешифратор 13 сщреса вьщает импульс перебора который поступает на счетный вход три гера 9 и переводит его в единичное состо ние, позвол   импульсам входной частоты через элементы И 5 и ИЛИ 6 ме н ть состо ние регистра 12 адреса и дешифратора 13 адреса, тем самым осуществл етс  считывание информации из блока 16 пам ти. Окончанию режима считывани  информ ции из блока 16 пам ти соответствует по вление импульса на выходе дешифрато ра 13 адреса, который переводит триггер 9 в нулевое положение, соответств щее режиму записи информации в блок 16 пам ти с проверкой работоспособности блока 16 пам ти в момент вво да информации. Предлагаемое устройство обеспечива ет возможность контрол  работоспособности блока пам ти в процессе информации и исключает режилы проверки йтока пам ти специальньгми тестами, расшир   область применени . Формула изобретени  устройство дл  контрол  блока пам  ти, содержащее входной регистр, регис адреса, дешифратор адреса, схему срав нени  и первый элемент ИЛИ, выход которого подключен ко входу регистра ад реса, одни из выходов которого соединены с первыми выходами устройства, а другой выход подключен ко входу дешифратора адреса, одни из выходов которого соединены со вторыми выходами устройства , выходы входного регистра подключены к третьим выходам устройства и к одним из входов схемы сравнени , другие входы которой соединены с первыми входами устройства, о т л и чающеес  тем,что, с целью рас-, ширени  области применени  устройства за счет обеспечени  контрол  работоспособности блока пам ти, в процессе записи в него информации, устройство содержит второй элемент ИЛИ, п ть элементов И, два триггера и формирователь импульсов, прич.ем второй вход устройства подключен к первым входам первого и п того элементов И, выход первого элемента И соединен с первыми вхо.дами второгр п третьего элементов И и счетным входом первого триггера, нулевой выход которого подключен ко второму входу третьего элемента И и первому входу второго элемента ИЛИ, выход которого соединен со вторым входом первого элемента И, единичный выход первого триггера подключен к первому входу четвертого элемента И и второму входу второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ и входом формировател  импульсов, выход которого подключен к одному из входов входного регистра, другие входы которого соединены с шинами ввода информации, выход схемы сравнени  подключен ко второму входу четвертого элемента И,выход которого соединен со вторым входом второго элемента ИЛИ,другой выход дешифратора адреса подключен к счетному входу второго триггера,нулевой и единичный выходы которого соединены соответст-, венно с третьим входом первого и вторым входом п того элементов И, выход п того элемента И подключен ко второму входу первого элемента ИЛИ, выход третьего элемента и соединен с четвертым выходом уст ройства. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 351217, кл. G 06 F 11/00, 1970.
2. 2.Авторское свидетельство СССР по за вке 2569465, кл. G 11 С 29/00, 13.01;78 (прототип).

   iZjH-r- ,L.ji rv:i1 1

   i i. r 4 V