SU809366A1 - Посто нное запоминающее устрой-CTBO C АВТОНОМНыМ КОНТРОлЕМ - Google Patents

Description

Изобретение относится к запоминающим устройствам.

Известно постоянное запоминающее 'устройство с автономным контролем, содержащее блок памяти, регистры адреса и числа, распределитель импульсов и блок регистров начальной установки [1J .

Недостатком этого устройства является низкая надежность.

Наиболее близким техническим решением к предлагаемому изобретению является устройство, содержащее основной и дополнительный блоки памяти, регистры адреса и числа, распределитель 15 импульсов и регистр обмена [2^.

Недостаток этого устройства - невозможность обеспечения контроля за количеством циклов перезаписи, что снижает надежность контроля.

Цель изобретения - повышение надежности устройства.

Поставленная цель достигается тем, что в постоянное запоминающее устройство с автономным контролем, содердащее блоки памяти, дешифраторы, регистр адреса, регистр циклов перезаписи, компаратор й блок управления, ^причем входы устройства соединены со входами регистра адреса, один из вы 'ходов которого подключен ко входам первого дешифратора, а другие выходы - к адресным входам первого блока памяти, входам второго дешифратора и адресным входам второго блока памяти, числовые входы которого соединены с числовыми входами и с выходакш первого блока памяти, выходы первого дешифратора подключены соответственно к управляющим входам первого блока памяти, выходы регистра циклов перезаписи соединены с первым входом компаратора, управляющие вход и выход которого, управляющие входа регистра адреса, второго блока памяти и регистра циклов перезаписи и стробирующие входы первого и второго дешифратора подключены к соответствующим выходам и входу блока управления, введены счетчик, мультиплексор и селектор, первый выход которого соединен со вторым входом компаратора и выходом счетчика, а второй вход - с выходом второго дешифратора и управляющим входом мультиплексора, выход которого подключен‘к установочному входу счетчика, счетюлй вход которого соединен с соответствующим выходом блока управления, выход селектора подключен к контроли3 руемому входу первого блока памяти, контрольный выход которого соединен с информационным входом мультиплексовторой дешифf ра.

На чертеже изображена функциональная схема предлагаемого устройства.

Устройство содержит первый 1 и второй 2 блоки памяти, первый дешифратор 3, регистр 4 адреса, ратор 5, блок 6 управления, селектор 7 регистр' 8 циклов перезаписи, компаратор 9, счетчик 10 и мультиплексор 11.

Входа устройства соединены со входами регистра 4 адреса, одни из выходов которого подключены ко входам первого дешифратора 3, а другие выходы - к адресным входам первого бло- 15 ка 1 памяти, входам второго дешифратора 5 и адресным входам второго блока 2 памяти. Числовые входа второго блока 2 памяти соединены с числовыми входами и с выходами' первого блока 1 20 памяти..Выхода первого дешифратора 3 подключены соответственно к управляющим входам первого блока 1 памяти. Выходы регистра 8 циклов перезаписи соединены с первым входом компарато- J5 ра 9. Управляющие вход и выход которого, управляющие входа регистра 4 адреса, второго блока 2 памяти, регистра 8 циклов перезаписи и стробирующие входы первого 3 и второго 5 дешифратора подключены к соответствующим выходам и входу блока 6 управления. Первый выход селектора 7 соединен со вторым входом компаратора 9 и выходами счетчика 10, а второй вход - с выходом второго дешифратора 5 й управляю- щим входом мультиплексора 11, выходом подключендай к установочному входу счетчика 10, счетный вход которого соединён с соответствующим выходом блока б управления. Выход селектора 40 7 подключен к контрольному входу первого блока 1 памяти, контрольный выход которого соединен с информационным входом мультиплексора 11.

Первый блок 1 памяти построен на д$ интегральных запоминающих микросхемах, объединенных в сегменты. Каждый сегмент содержит определенное количество ячеек памяти, минимальный объем памяти сегмента определяется сте- -д пенью интеграции микросхемы. Каждый сегмент имеет дополнительный информационный разряд, который используется >как контрольный.

Устройство работает следующим об- __ разом. ”

При изменении информации в устройстве в каком-либо из сегментов блока 1 памяти информации из этого сегмента переписывается во второй блок 2 памяти,изменяется в нем и затем переза- 40 писывается в тот же сегмент блока 1 памяти. Таким образом выполняется цикл перезаписи информации в устройстве.

Для безотказной работы устройства количество циклов перезаписи информа- 65 ции в одной запоминающей микросхеме не должно превышать максимально допустимого значения. Поскольку смена информации в различных сегментах блока 1· памяти происходит хаотически, необходимо контролировать количество перезаписи информации для каждого сегмента, чтобы заранее определить комент возможного выхода его из строя.

Контроль количеством циклов перезаписи выполняется следующим образом. При поступлении команды изменения информации в устройстве на вход старших разрядов регистра 4 адреса посту-, пает код адреса сегмента первого блока 1 памяти, который дешифрируется в первом дешифраторе 3 и поступает на управляющий вход первого блока 1 памяти, в котором выбирается сегмент по этому адресу. Путем перебора адресов, поступающих с младших разрядов регистра 4 адреса, происходит одновременно выбор адресов ячеек в выбранном сегменте первого блока 1 памяти, во втором блоке 2 памяти и втором дешифраторе 5. Информация из выбранных ячеек первого блока 1 памяти поступает на числовой вход второго блока 2 памяти и записывается в него по соответствующим адресам. При этом одновременно с контрольного выхода первого блока 1 памяти на вход мультиплексора 11 поступает контрольный код, содержащий информацию о количестве циклов перезаписи. Из мультиплексора 11, управляемого вторым дешифратором 5, контрольный код записывается в счетчик 10 и затем, по команде из блока 6 управления, сравнивается компаратором 9 с контрольным числом, хранящимся в регистре 8 циклов перезаписи. Если количество циклов перезаписи не превышает максимально допустимого значения, то по сигналу из блока управления 6 в счетчике 10 к контрольному коду добавляется единица.

Во втором блоке 2 памяти происходит смена информации, после чего новая информация и контрольный код, увеличенный на единицу, одновременно перезаписываются в выбранный ранее сегмент первого блока 1 памяти. Информация записывается в ячейки сегмента, определяемые путем перебора адресов в младших разрядах регистра 4 адреса. Контрольный код из счетчика 10 через селектор 12 под управлением второго дешифратора передается на контрольный вход первого блока 1 памяти и записывается контрольный разряд этого же сегмента. На этом цикл изменения информации в устройстве заканчивается. При каждом следующем цикле смены информации в сегменте информация о количестве циклов перезаписи, хранящаяся в его контрольном разряде, увеличивается на единицу. Когда количество циклов перезаписи в этом сегменте достигает максимально допусти мого значения, контрольный код, считываемый из этого сегмента, равен контрольному числу, хранящемуся в регистре 8 циклов перезаписи, после чего необходимо заменить сегмент в первом блоке 1 памяти, так как его дальнейшая надежная работа не гарантирована. Адрес этого сегмента определяется значением старших разрядов регистра 4 адреса.

Технико-экономическое преимущество предлагаемого устройства заключается в том, что в нем выполняется автономный контроль эа количеством циклов перезаписи информации в каждом из сегментов постоянного блока памяти и указывается адрес сегмента, отработавшего свой ресурс, что позволяет оперативно определять место возможного отказа в постоянном блоке памяти и предотвратить отказ, эа счет чего повышается надежность устройства.

Claims (2)

1. Изобретение относитс  к запоминаю щим устройствам. Известно посто нное запоминающее устройство с автономным контролем, с держащее блок пам ти, регистры адреса и числа, распределитель импульсов и блок регистров начальной устанбвки 13 . Недостатком этого устройства  вл  етс  низка  надежность. Наиболее близким техническим реше нием к предлагаемому изобретению  вл етс  устройство, содержащее основной и дополнительный пам ти, р$ гастры адфеса и числа, распределител импульсов и регистр обмена 2J. Недостаток этого устройства - невозможность обеспечени  контрол  за количеством циклов перезгшиси, что снижает надежность контрол . Цель изобретени  - повышение надежности устройства. Поставленна  цель достигаетс  тем что в посто нное запоминающее устрой ство с автономным контролем, содердащее блоки пам ти, дешифраторы, регистр адреса, регистр циклов перезаписи , компаратор и блек управлени / :Причем входы устроПства соединены со входами регистра адреса, один из выходов которого подключен ко входам первого дешифратора, а другие выходы - к адресным входам первого блока пам ти, входам второго дешифратора и адресным входам второго бло ка пам ти, числовые входы которого соединены с числовыми входами и с вы жодаът первого блока пам ти, выходы первого дешифратора подключены соответственно к управл ющим входам первого блока пам ти, выходы регистра циклов перезаписи соединены с первым входом компаратора, управл ющие вход и выход которого, управл к)tofte входил регистра адреса, второго блока пам ти и регистра циклов перезаписи и стробирумцие входы первого и второго дешифратсчра подключены к соответствующим тхоцам и входу блока управлени , введены счетчик, мультиплексор и селектор, первый выход которого соединен со входом компгфатора и выходом счетчика, а второй вход - с выходом второго дешифратора и управл ющим входом мультиплексора , выход к от подключен к установочному входу счетчика, счет№ л ВХОД которого соединен с соответствующим выходом блока управлени , выход селектора подключен к контрол руемому входу первого блока пгм ти, контрольный выход которого соединен с информационным входом мультиплексора . На чертеже изображена функциональна  схема предлагаемого устройства. Устройство содержит первый 1 и вто ой 2 блоки пам ти, первый дешифратор 3, регистр 4 адреса, второй дешиф ратор 5, блок 6 управлени , селектор 7 регистр 8 циклов перезаписи, компаратор 9, счетчик 10 и мультиплексор 11. Входы устройства соединены со входакш регистра 4 адреса, одни из выходов которого подключены ко входам первого дешифратора 3, а другие выходы - к адресным входам первого блока 1 пам ти, входам второго дешифратора 5 и адресным входам второго блока 2 пам ти. Числовые входы второго блока 2 пам ти соединены с числовыми входами и с выходами первого блока 1 пам ти..Выходы первого дешифратора 3 подключены соответственно к управл ющим входам первого блока 1 пам ти. Выходы регистра 8 циклов перезаписи соединены с первым входом компаратора 9. Управл ющие вход и выход которо го, управл ющие входы регистра 4 адреса , второго блока 2 пам ти, регистра 8 циклов перезаписи и стробирующие входы первого 3 и второго 5 дешифратора подключены к соответствующим выходам и входу блока 6 управлени . Пер вый выход селектора 7 соединен со вто рым входом компаратора 9 и выходами счетчика 10, а второй вход - с выходом второго дешифратора 5 и управл ющим входом мультиплексора 11, выходом подключен шли к установочному входу счетчика 10, счетный вход которого соединён с соответствующим выходом блока б управлени . Выход селектора 7 подключен к контрольному входу первого блока 1 пам ти, контрольный выход которого соединен с информационным входом мультиплексора 11. .Первый блок 1 пам ти построен на интегральных запоминающих микросхемах объединенных в сегменты. Каждый сегмент содержит определенное количество  чеек пам ти, минимальный объем пам ти сегмента определ етс  степенью интеграции микросхемы. Кгаадай сегмент имеет дополнительный инфорМсЩионный разр д, который используетс  f как контрольный. Устройство работает следующим образом . При изменении информации в устройстве в каком-либо из сегментов блока 1 пам ти информации из этого сегмента переписываетс  во второй блок 2 пам ти,измен етс  в нем и затем перезаписываетс  в тот же сегмент блока 1 п м ти. Таким образом выполн етс  цикл Перезаписи информации в устройстве. Дл  безотказной работы устройства количество циклов перезаписи информации в одной запоминсиощей микросхеме не должно превышать максимально допустимого значени . Поскольку смена информации в различных сегментах блока пам ти происходит хаотически, необходимо контролировать количество перезаписи информации дл  каждого сегмента, чтобы заранее определить Ьюмент возможного выхода его из стро . Контроль количеством циклов перезаписи выполн етс  следующим образом. При поступлении команды изменени  информации в устройстве на вход старших разр дов регистра 4 адреса поступает код адреса сегмента первого блока 1 пам ти, который дешифрируетс  в первом дешифраторе 3 и поступает на управл ющий вход первого блока 1 пам ти , в котором выбираетс  сегмент по этому адресу. Путем перебора адресов , поступающих с младших разр дов регистра 4 адреса, происходит одновременно выбор адресов  чеек в выбранном сегменте первого блока 1 пам ти, во втором блоке 2 пам ти и втором дешифраторе 5. Информаци  из выбранных  чеек первого блока 1 пам ти поступает на числовой вход второго блока 2 пам ти и записываетс  в него по соответствующим адресам. При этом одновременно с контрольного выхода первого блока 1 пам ти на вход мультиплексора 11 поступает контрольный код, содержгиций информацию о количестве циклов перезаписи . Из мультиплексора 11, управл емого вторым дешифратором 5, контрольный код записываетс  в счетчик 10 и затем, по команде из блока 6 управлени , сравниваетс  компаратором 9 с контрольным числом, хран щимс  в регистре 8 циклов перезаписи. Бели количество циклов перезаписи не превышает максимально допустимого значени , то по сигналу из блока управлени  6 в счетчике 10 к контрольному коду добавл етс  единица. Во втором блоке 2 пам ти происходит смена информации, после чего нова  информаци  и контрольный код, увеличенный на единицу, одновременно перезаписываютс  в выбранный ранее сегмент первого блока 1 пам ти. Информаци  записываетс  в  чейки сегмента , определ емые путем перебора адресов в млащших разр дах регистра 4 адреса. Контрольный код из счетчика 10 через селектор 12 под управлением второго дешифратора передаетс  на контрольный вход первого блока 1 пам ти и записываетс  контрольный разр д этого же сегмента. На этом цикл изменени  информации в устройстве заканчиваетс . При каждом следующем цикле смены информации в сегменте информаци  о количестве циклов перезаписи, хран ща с  в его контрольном разр де, увеличиваетс  на единицу. Когда количество циклов перезаписи в этом сегменте достигает максимально допустимого значени , контрольный код, считы ваема  из этого сегмента, равен контрольному числу, хран щемус  в регистре 8 циклов перезаписи, после чего не обходимо заменить сегмент в первом блоке 1 пам ти, так как его дальнейша  надежна  работа не гарантирована Адрес этого сегмента определ етс  зна чением старших разр дов регистра 4 сщреса. Технико-экономическое преимущество предлагаемого устройства заключаетс  в том, что в нем выполн етс  автономный контроль эа количеством циклов перезаписи информации в кг1ждом из сегментов посто нного блока пам ти и указываетс  адрес сегмента, отработавшего свой ресурс, что позвол ет оперативно определ ть место возможного отказа в посто нном блоке пам ти и предотвратить отказ, за счет чего повышаетс  надежность устройства. Формула изобретени  Посто нное запоминающее устройство с автономным контролем, содержащее блоки пам ти, дешифраторы, регистр адреса, регистр циклов перезаписи, компаратор и блок управлени , причем входы устройства соединены со входами регистра адреса, один из выходов которого подключен ко входам первого дешифратора, а другие выходы - к адресным входам первого блока пам ти, входам второго дешифратора и адресным входам второго блока пам ти, числовые входы которого соединены с числовыми входами и с выходами первого блока пам ти, выходы первого дешифратора подключены соответственно к управл к цим входам первого блока пам ти , выходы регистра циклов перезаписи соединены с первым входом компаратора , управл ющие вход и выход которого , управл ющие входы регистра адреса, второго блока пам ти и регистра циклов перезаписи и стробирующие входы первого и второго дешифраторов подключены к соответствующим выходам и входу блока управлени , отличающеес  тем; что, с целью повышени  надежности устройства , оно содержит счетчик, мультиплексор и селектор, первый вход которого соединен со вторым входом компаратора и выходом счетчика, а второй вход - с выходом второго дешифратора и управл ющим входом мультиплексора, выход которого подключен к установочному входу счетчика, учетный вход которого соединен с соответствумцим выходом блока управлени , выход селектора подключен к контрольному входу первого блока пам ти, контрольный выход которого соединен с информац (1Онным входом мультиплексора. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 489107, кл. G 06 Р 11/00, 1973.
2. 2.Авторское свидетельство СССР W 630630, кл. G 11 С 29/00, 1976 ( прототип).

   ,

   Z

   -a te

   ik