SU843224A2 - Формирователь квазитроичного кода - Google Patents

Description

Изобретение относитс  к импульсной технике и может использоватьс  в цифровых системах св зи. По основному авт. св. № 687592 известен формирователь квазитроичного кода, содержащий основной счетный три гер, счетный вход которого соединен с входной шиной, и дифференциальный усилитель, выход которого подключен к выходной шине, инвертор и дополнительный счетный триггер, счетный вход которого соединен с выходом инверторга вход которого подключен к входной шине , причем единичные выходы основного и дополнительного счетных триггеров соединены с входами дифференциального усилител  ГО. Однако известный формирователь имеет недостаточную устойчивость в работе. При сбое в одном из триггеров нарушаетс  правильное формирование выходного сигнала, а именно, импульсы и паузы выходного сигнала мен ютс  местами относительно их положени  во входном сигнале (импульс входного сигнала формируетс  как пауза выходного сигнала и т.д.) Цель изобретени  - повышение устойчивости работы. Поставленна  цель достигаетс  тем, что в формирователе квазитроичного кода, содержащем основной счетный триггер, счетный вход которого соединен с входной шиной, и дифференциальный усилитель, выход которого подключен к .выходной шине, инвертор и дополнительный счетный триггер, счетный вход которого соединен с выходом инвертора , вход которого подключен к входной шине, причем единичные выходы основного и дополнительного счетных триггеров соединены с входами дифференциального усилител , единичный выход основного счетного триггера соединен с инфор 1ационным входом дополнительного счетного триггера, инверсный выход которого подключен к

информационному входу основного счетного триггера.

На фиг. 1 представлена стуктурна  электрическа  схема предлагаемого формировател ; на фиг. 2 - временные диаграммы, по сн ющие его работу,

Формирователь содержит основной 1 и дополнительный 2 счетные триггеры дифференциальный усилитель 3 и инверт тор 4.

Предлагаемый формирователь работае следующим образом.

Двоичный сигнал (фиг. 2а), подлежащий преобразованию в квазитроичный код,поступает на счетный вход триггера 1, на информационном входе которого , допустим, присутствует единица . Эта единица в момент действи  счетного импульса записываетс  в триггер 1, по вл етс  на его выходе (фиг, 2в) и поступает на информационный вход триггера 2, который записываетс  в паузу между входными импульссами сигнала (фиг, 2а) при наличии импульса на выходе инвертора 4 (фиг,2 После записи единицы в триггер 2 на егр инверсном выходе по вл етс  ноль (фиг.д 2г) который записываетс  в триггер 1 следующим импульсом входного сигнала и т.д.

Состо ние каждого из триггеров однозначно определ етс  состо нием другого триггера в предшествующий момент времени, что обеспечивает устойчивую работу предлагаемого устройства при сбо х в любом из триггеров.

Сигнал (фиг. 2б) с выхода триггера 1 и сигнал (фиг. 2д) с единичного выхода триггера 2 поступают на соответствующие входы дифференциального усилител  3. Дифференциальный усилитель 3 при совпадении входных уровней выдает на выходе средний уровень , а при различии выходных уровней - уровень со знаком того входа, на котором присутствует более высокий уровень. Таким образом входной двоичный сигнал (фиг. 2а) преобразуетс  в квазитроичный( фиг, 2е).

Таким образом, предлагаемый формирователь более устойчив в работе чем известный.

Claims (1)

1.Авторское свидетельство СССР № 687592, кл. Н 03 К 13/24, 1978. (прототип).

П

П