SU860136A1 - Долговременное запоминающее устройство - Google Patents

Description

(54) ДОЛГОВРЕМЕННОЕ ЗАПОМИНАЮЩЕЕ УСТРСЙСТВО

Изобретение огносигс  к вычислйгельной технике, в часгносги к долговременным запоминающим устройствам (ДЗУ) на интеграпьньк запоминающих микросхемах (ЗМ) словарного типа с электрИческЫ1 перезаписью информации. Известно долговременное запоминающее устройство на интегральных запоминающих мшфосхемах, которое содержит накопитель состо щий из секций, кажда  секци  которого хранит слово и при считывании и записи одновременно выбираютс  слова иа разных секций ij. Недостатком такого устройства  вл егс  большое количество оборудовани  в раз р дной части блока пам ти и возникновение многократной ошибки. Наиболее близким по технической сушноств к предлагаемому  вл етс  устрсйст- во, содержащее накопитель, один вход которого соединен с соответствующими выходами первого дешифратсфа, входы кота рого соединены с первыми выходами адресного регистра, другие входы накопитеЛЯ подключены к соответствующим вькодам ра  лных формирователей, входы которых соединены с соответствующими выходами входных регистров, а выходы нако пител  подключены к соответствующим входам усилителей считыванк , вторсА дешифратор , вхошы когсрого соединены со вторыми выходами афесного регистра, вы ходной регистр, выходы которого соединены с выходными щш1ам11, входные щины. Недостатсж известного устройства возникновение многократных ошибок прв использовании в качестве элементе пам ти многораар даых ЗМ caioi apHoro тепа, что проводит к большой избыточности в контрольных разр дах, а это снижает надежность устройства. Цель изобретени  - аовыщение надежности устрсЛства. путем уменьшени  кратности возникающих ошибок. Указанна  цель достигаетс  тем, что известное долговременное запоминающее устройство, содержащее накопитель, на mw тегральных микросхемах, одни входы которых cocflmieHH с соотвегсгвующими вькодами первого дешифратора, входы когсрого СООДИ11ОНЫ с первыми выходами адресного porvjcrpa, другие входы интегральных микросхем подключены к соответствующим вы ходам разр дньк формирователей, входы которых соединены с соответствующими выходами входных регистров, а выходы интегральных; микросхем подключены к со отоетствующим входам усилителей считывани , второй дешифратор, входы которого соединены со вторыми выходами адресного регистра, выходной регистр, выходы которого соединены с выходными шинами, входные шины, содержит мультиплексор и селектор, при этом орлк входы мультиплексора соединены с входными шинами устройства, а другие - с соответствующими первыми выходами второго дешифратора , вторые выходы которого подключены к соответствующим первым входам селектора , вторые входы которого соединены с соответствуюшими вььходами усилителей считывани , а выходы - с соответствующи ми входами вьисодного регистра, выходы мультиплексора подключены к соответству ющим входам входных регистров. На чертеже представлена блок-схема предлагаемого долговременного запоминающего устройства (ДЗУ). ДЗУ содержит накопитель 1, первьШ дешифратор 2, адресньй регистр 3, второй дешифратор 4, мультиплексор 5, селектор 6, выходной регистр 7, выходные шины 8, усилители, 9, входные шины 10, входные регистры 11, разр дные формировате-ли 12. Устройство работает следующим образом . В режиме записи информации в адресный регистр 3 поступает код адреса слов куда необходимо записать информацию. Первый дешифратор 2 выбирает сегмент пам ти из N слов, в которые будут производить запись. По входным разр дным шинам 10 поступают последовательно раз р ды N слов на вход мультиплексора 5. С помощью второго дешифратора 4 N сло через мультиплексор записьшаютс  в соогвегсгвующие N входные регистры 11. С выходов входных регистров 11 код чисел поступает через N формирователей 12 разр дных на разр дные входы N слов накопител  1. При этом запись производитс  следующим образом. Если ЗМ имеет М разр дов и N И , то в пер- 55 вый разр д ЗМ записьшаетс  первый разр д 1-го числа, во втqэoй разр д - первый разр д 2-аго числа,..., в М-ый разр д

первый разр д М-го числа, а это приводит к тому, что в первый адрес ЗМ записьша- югс  первые разр ды всех слов, во вгорой адрес ЗМ - вторые разр ды всех слов И так далее. При отказе любой ЗМ ошнбка в М-разр дной ЗМ про вл етс  на выходе устройства в одном разр де М слов, что уменьшает разр дность возникающих ошибок до 1-ой кратности, а они легко обнаруживаютс  и исправл ютс  корректирующими кодами. Если N :М, но (где j и j - целое число), то одна ЗМ содержит не по одному разр ду всех слов, а по К разр дов нескольких слов, что также в несколько раз уменьшает кратность возникающих ошибок При отказе ЗМ, В режиме считывани  выбфки сегмента производитс , как и в режиме записи. Информаци  из N слов сегмента накопител  поступает на N усилителей 9 считывани , где и усиливаетс .Второй дешифратор 4 через селектор 6 осуществл ет выбелку одного из N слов и выдачу их через регистр 7 в выходные шины 8. Использование предлагаемого изобретени  позвол ет одновременно записать несколько слов в ДЗУ, чго приводит к тому , что в каждом слове ЗМ хранитс  несколько разр дов различных слов ДЗУ. Причем при отказе ЗМ ошибка про вл етс  в одном или нескольких разр дов нескольких слов, и она может быть обнаружена более легкими средствами. Так дл  обнаружени  4-х разр дньгх ошибок необходимо около 4-х избыточных разр дов , а дл  обнаружени  1-ой достаточно одного разр да. Это равносильно экономии 3-х инфсфмацисжных разр дов . При большой емкости ДЗУ затраты на излишнюю электронику обрамлени  значительно перекрываютс  стоимостью от экономии информационных разр дов ДЗУ и за счет более простой кодирующей и декодирующей аппаратуры. При использовании предлагаемого изобретени  значительно увеличиваетс  надежность операции контрол  за счет значительного уменьшени  объема контрольной информации,.хранимой в пам ти и необходимой дл  обнаружени  ошибок нужной кратности. Кроме того, предлагаемое изобретение возможно использовать не только при бытовом-хранении информации (например на ферриговых сердечниках, биаксах, ММС, КДО и т.п.), но при интегральном хранении информации - на интегральных .запоминающих микросхемах, что значительио расшир ет область применени  устройства .

Claims (2)

1.Патент США № 379497О, кл. 34О-172.5, опублик. 1974.

2.Патент CUJA № 3858187,

кл. 34О-173 R, опублик, 1974 (прототип ).