SU868741A1 - Устройство дл сопр жени двух цифровых вычислительных машин - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

ДВУХ ЦИФРОВЫХ ВЫЧИС.т1ТЕЛЬНЫХ МАШИН

1

Изобретение относитс  к вычислительной технике и может быть использовано в системах реального времени дл  организации обмена информации между двум  цифровыми вычислительными машинами (ЦВМ).

Известны устройства ,Й(1Я сопр жени , двух ЦВМ, содержаише блоки электрического согласовани  первой и второй ЦВМ, блоки входных и выхода1ых элементов И, блок синхронизации, блок управлени , блок регистров, блок формировани  команд и блок хранени  команд 1 .

Недостаток этих устройств состоит в ограниченной области их применени .

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  остр жени  двух вычислительных машин, содержащее узлы согласовани  выходных и входта . с гналсш информации и упраале1ш , соединенных с каналом первой ЦВМ, узел сравнени  адресов, соеданенный входом с выходом регистра адреса, буферный регистр, подключенный входом, через входной коммутатор к выходу второй ЦВМ, а выходом - ко входу выходного коммутатора, узел контрол  по чет

кости, регистр управлени , соединенный выходами и входами с соответствующими выходами и входами второй ЦВМ и канала первой 1ЩМ и входами и выходами узлов согласовани  входных и выходных сигналов управлени  (2.

Недостаток известного устройства состоит в ограниченной области его применени .

Цель изобретени  - расширешге области применени .

10

Поставленна  цель достигаетс  тем, что в устройство, содержащее регистр управл ющего слова, выходом соединенный с первым входом первой цифровой вычислительной мапганы, первый выход которой подключен к первому

5 входу блока сравнени  адресов, соединенного вторым входом с выходом регистра адреса, и к первому входу блока контрол  по модулю, первый выход которого соединен с пертым входом триггера контрол , выхидом соединенного

20 с первым входом коммутатора, второй вход которого подключен к первому выходу буферного регистра обмена, а выход - к первому входу второй цифровой вычислительной маиш3ны , и блок формировани  сигнала прерьгоани , выход которого подключен ко второму входу второй цифровой вычислительной машины, введены блок анализа состо ни , два блока формировани  тактовых импульсов, группу элементов И, блок формировани  сигналов штравлени  обмена, блоки управлени  чтением и записью 5 и элемент ИЛИ, причем первый вход и второй выход буферного регистра обмена подключены соответственно к первому и второму входам блока контрол  по модулю, первый и второй входь блока анализа состо ни  соединены соответственно с первым и вторым входами первого блока формировани  тактовых импульсов, вторым выходом и первым входом первой цифровой вычислительной машины, второй вход которой соединен со вторым выходом блока контрол  по модулю, третий и четвертый входы которого подключены соответственно к первому и второму выходам блока анализа состо ни , третий выход которого соединен с третьим входом блока сравнени  адресов, четвертый и п тый - соответственно с первым и вторым входами регистра управл ющего слова, а шестой и седьмой выходы - соответственно с первыми входами элемента ИЛИ и блока фор мировани  сигнала прерывани , вторым входом подключенного к выходу блока управлени  чтением, третий вход коммутатора соединен с первым входом блока анализа состо ни , третий вход регистра управл ющего слова подключен к выходу элемента ИЛИ, вторым входом соединенного с выходом блока сравнени  адресов , группа входов регистра управл ющего слова подклююна к выходам элементов И группы и первым группам входов блоков управлени  чтением и записью, втора  группа входов которого соединена с первой группой входов регист ра обмена, второй группой входов блока управ лени  чтением и группой вь1ходов блока формировани  сигналов направлени  обмена, первый второй и третий выходы второго блока формировани  тактовых импульсов подклн чены соответственно к четвертому, п тому и шестому входам коммутатора, четвертый и п тый выходы - соответственно к первому и второму вхо дам блок формировани  сигналов направлени  обмена, третий вход которого соединен со вторым входом буферного, регистра обмена, первыми входами элементов И группы и первым выходом второй цифровой вычислительной машины , второй выход которой подключен ко входу второго блока формировани  тактовых импульсов , шестым выходом подключенного к пер вому входу блока управлени  записью,; седьМЬ1М выходом - ко вторым входам элементов И группы, а п тым выходом - ко йорому вхс ду триггера контрол , первый и второй выходы блока формировани  сигналов направлени  обмена соединены соответственно с третьим и четвертым входами блока анализа состо ни  и первым и вторым входами блока управлени  чтением , а третий выход - с третьим входом первого блока формировани  тактовых импульсов, первый выход котррого подключен к третьему входу буферного регистра обмена, а второй выход - к третьему входу блока управлени  чтением , группа выходов которого соединена со второй группой входов буферного регистра обмена , четвертым входом соединенного с п тым входом блока анализа состо ни  и восьмым выходом второго блока формировани  тактовых импульсов, а третьей группой входов - с группой .выходов блока управлени  записью, второй вход которого подключен ко второму выходу блока формировани  сигналов направлени  обмена , седьмой вход коммутатора соединен с первым входом буферного регистра обмена. При этом блок управлени  чтением содержит два шифратора, выходы которых  вл ютс  группой выходов блока, первые входы соединены с первым входом первого и выходом второго элементов И, вторые входы - с выходом третьего элемента И, третьи входы - соответственно со вторым и первым входами , блока, а четвертые - входы - с выходом четвертого элемента И и первым входом первого элемента ИЛИ, второй вход и выход которого соеданены соответственно с выходом первого элемента И и выходом блока, первые входы второго, третьего и четвертого элементов И подключены через элемент задержки к третьему входу блока, вторые выходы - к соответствующим выходам дешифратора, соединенного входом с выходом счетчика, вход и группа входов которого соедашены .1 соответственио с третьим входом и первой группой входов блока, третьи входы второго и третьего элементов И подключены к выходу второго элемента ИЛИ, первый, второй, третий и четвертый входы которого подключены ко второй группе входов рлока, третий вход четвертого элемента И соединен с выходом третьего элемента ИЛИ, входы которого подключены соответственно к первому, третьему и четвертому входам второго элемента ИЛИ. Кроме того, блок управлени  записью содержит счетчик, группой входов и выходов сО единенный соответственно с первой группой входов блока и входом дешифратора, а вхо дом - с выходом первого элемент;а И и через элемент задержки с первыми входами второго , третьего и четвертого элементов И, вторые входы которых подключены соответственно к выходам дешифратора, а третьи входы соответственно к выхо и первому входу первого элемента ИЛИ и выходу второго элемента ИЛИ, входас nejffloro элемента И  вл ютс  соответственно первым и вторым входами блока, входы первого элемента ИЛИ подключены к бсютветствуюшим входам второй группы входов блока, входы второго элемента ИЛ соединены соответственно с первым н вторым входами neinoro элемента ИЛИ, выходы второ го, третьего н четвертого элементов И  вл ютс  группой выходов блока. Причем блок формировани  шгналов направ лени  обмена содержит группу элементов И, входы которых подключены соответственно к первому и третьему входам блока, а выходы к информационным входам регистра формата, выходы которого  вл ютс  группой выходов блока, а вход сброса подключен ко второму входу блока и входам сброса первого и второ го триггеров направлени  обмена, информацион ными входами соединенных соответственно с выходами первого и второго элементов И, а выходами - соответственно с первым и troрым входами элемента ИЛИ и вторым и первым выходами блока, первые входы первого и второго элементов И соединены с первым входом блока, а вторые входы - с третьим входом блока. Кроме того, блок анализа состо ни  содержит четыре элемента НЕ, семь элементов И, шесть элементов ИЛИ, два элемента задержки и два триггера, причем первый вход первого элемента И соединен с выходом первого элемента НЕ, второй вход - с первым входом блока, а третий вход - с четвертым входом блока и первым входом первого элемента ИЛИ . входы второго элемента И подключены соответственно к первому и третьему входам блока , второй вход первого элемента ИЛИ соединен с третьим входом блока, а выход - череэ второй элемент НЕ с первым входом третьего элемента И, выход которого соединен с одним входом второго элемента ИЛИ, а второй вход с первым входом блока, входы второго элемента ИЛИ подключены соответственно к первому входу блока, а выход  вл етс  седьмым выходом блока, входы четвертого элемента И  вл ютс  первым входом блока, а выход соединен со вторым выходом блока н первым входом третьего элемента ИЛИ, выход которого  вл етс  шестым выходом блока, а второй вход соединен с выходом п того элемента И, первый и второй входы которого по 1слючеш 1 соответственно к первому и второму входам блока, выходы первого и второго элементов И соединены соответственно с п тым и первым выходами блока, выход шестого эле мента И через первый элемент задержки соеди нен с третьим выходом блока, первый вход через третий элемент НЕ соединен со вторым входом блока и первым входом первого .триггера , второй вход - с выходом второго триггера , а третий вход через четвертый элемент НЕ соединен с первым входом седьмого элемента И и первым входом блока, первый вход второго тртггера соединен с выходом седьмого элемента И и первым входом четвертого элемента ИЛИ, а второй вход - с выходом п того элемента ИЛИ, первым входом подключенного к выходу шестого элемента И, а вторым входом - ко второму входу четвертого элемента ИЛИ, входу сброса четвертого элемента НЕ и п тому входу блока, второй вход седьмого элемента И подключен к выходу первого триггера, входы шестого элемента ИЛИ подключены к первому входу блока, а выход череэ второй элемент задержки соединен с четверть1м выходом блока. На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг. 2 - функциональна  схема блока анализа состо ни . Устройство (фиг. 1) включает канал 1 первой цифровой вычислительной машины, блоки 2 и 3 формирювани  тактовых импульсов, блок 4 управлени  записью, блок 5 управлени  чтением , буферный регистр 6 обмена, блок 7 ана-. лиза состо ни , коммутатор 8, регистр 9 управл ющего слова, блок 10 формировани  сигналов прерьшани , элемент ИЛИ 11, блок 12 формировани  сигналов направлени  обмена, триггер 13 контрол , вторую (микро- или мини) ЭВМ 14, блок 15 контрол  по модулю, регистр 16 адреса и блок 17 сравнени  адресов. Блок 5 управлени  чтением содержит шифраторы 18 и 19, элементы И 20-23, элементы ИЛИ 24, 25 и 26, элемент 27 задержки, счет шк 28 и дешифратор 29. Блок 4 управлени  записью содержит элементы И 30-33, элементы ИЛИ 34 и 35, счетчик 36, дешифратор 37и элемент 38 задержки. Коммутатор 8 состоит из трех элементов И 39, 40 и 41 групп и группы элементов ИЛИ 42. Блок 12 формировани  сигналов направлени  обмена включает элементы И 43 группы, два элемента И 44 и 45, два триггера 46 и 47 направлени  обмена, регистр 48 формата и элемент ИЛИ 49. В составе устройства (фиг. 1) выделены элементы И 50 группы, а в составе ЦВМ 14 - блок 51 прерьтаний, канал 52 и процессор 53. Блок 7 анализа состо шч  (фиг. 2) содержит элементы И 54 - 60, элементы ИЛИ 61-66, элементы 67 и 68 задержки, элементы НЕ 6972 , триггеры 73 и 74, входы 75-79 и выходы 80-86 блока. . Устройство работает следующим образом. Устройство должно обеспечить св зь з мверсальной ЦВМ-1 (например ЕС ЭВМ), наход щейс  на верхнем уровне сложной иерархической системы управлени , и мини- микро) ЭВМ 14, например 24-разр дной мигш-ЭВМ Элект ника К-200, наход щейс  на нижнем уров ,не этой системы зшравлени . ЭВМ как верхнего , так и нижнего уровн  могут юшциировать обмен.

Мини- (микро) ЭВМ по отношению к универсальной ЭВМ можно рассматривать как активное внешнее устройство, поэтому операции ввод или вывод означают соответствующую передачу информации по отношению к универсальной ЭВМ.

При описании работы устройства используетс  стандартна  терминологи  обозначени  сигналов , прин тых в системе ЕС ЭВМ и изложенных в ОСТ 4 ГО 304.000.;

1. Инициатор обмена ЦВМ-1; Ввод данных.Обща  тактика обмена в данном режиме предполагает первоначально передачу из ЦВМ-1 в мини-ЭВМ 14 сл :Ксбной информации; котора  характеризует предсто щи, обмен (определ ет дл  мини-ЭВМ код операции обмена, область данных и т.д.), после чего выполн етс  передача массива данных. Вс ка  передача информации подраздел етс  на три этапа: вхождение в св зь, передача данных и выход из св зи.

1. Вхождение в св зь.

ЕС ЭВМ как инициатор обмена начинает вЫ борку устройства и мини-ЭВМ 14. Сигналы начальной выборки интерфейса ввода-вьшода (, ВБР-К, АДР-К) поступают с выхода канала 1 (выходна  управл юща  шина интерфейса ввода-вывода, ШИН УПР-К) ра первый вход блока 7. При этом сигнал с выхода элемента И 57 поступает на второй вход блока 17. В этот же момент с первого выхода канала I (выходна  информационна  шина интерфейса ввода-вывода ЕС ЭВМ, ШИН-К) на второй вход блока 17 поступает код адреса. Если при этом происходит сравнение адресов, то на выходе блока 17 по вл етс  сигнал, устанавливающий через элемент ИЛИ 11 регистр 9 в состо ние, соответствующее подключенному устройству.

Одновременно в блоке 7 входной сигнал ВБР-К (четверта  шина первого входа) посггупает через элемент ИЛИ 62 на первый вход блка 10, который формирует сигнал, прерьшающий работу мини-ЭВМ и информирующий по следнюю и требовании обмена со стороны ЕС ЭВМ. По данному сигналу прерывани  мини-ЭВ через канал. 52 выдает информацию адреса, котора  поступает на второй вход буферного регистра 6, а также управл ющие сигналы, которые поступают Б блок 3. С выхода блока 3 выдаетс  тактовый управл ющий сигнал на вход буферного регистра 6, что обеспечивает запоминание в буферном регистре адреса.

После этого мини-ЭВМ через KBHaj 52 выдает на вход блока 3 управл ющие сигналы, а на вход группы элементов И 50 - управл ющую информацию. По сигналу блока 3 упраВ

л юща  информаци  проходит в регистр 9 и переводит последний в состо ние, соответствующее выдаче в канал 1 сигнала запроса на передачу информации адреса. Блок 2 генерирует управл ющий тактовый сигнал на третий вход буферного регистра 6, в результате чего байт служебной информации (в данном случае адрес ) передаетс  через блок 15, где формируетс  контрольный разр д но нечетности на вход канала 1 (входна  информационна  шина интерфейса ввода-вывода ЕС ЭВМ, ШИН-А).

В ответ на выходной сигнал регистра 9 канал 1 генерирует новое состо ние выходных управл ющих шин (УПРК-1 на п той шине первого входа блока 7). Сигнал, который через элемент ИЛИ 62 поступает в блок 10, вызывает прерьшание мини-ЭВМ. По данному сигналу прерывани  на первом выходе канала 52 по вл ютс  управл ющие сигналы, которые поступают на вход блока 3, в результате чего на выходе этого блока по вл етс  разрешающий сигнал на элементы И 41. Код команды обмена , который в этот момент поступает с выхода канала на другие входы элементов И 41, через элементы ИЛИ 42 вьщаетс  на вход канала 52. Далее мини-ЭВМ через канал 52 и элементы И 50 снимает запрос на передачу адреса .

Аналогично передаче адреса мини-ЭВМ осуществл ет передачу байта состо ни  в буфер ный регистр 6, но переводит регистр 9 в состо ние , соответствующее запросу на передачу в канал байта состо ни . Поступа  на вход блока 2, этот сигнал вызьтает на первом выходе генерацию тактирующего сигнала да  передачи байта состо ни  в канал 1. В ответ на сигнал запроса передачи байта состо ни  канал 1 измен ет состо ние выходных управл ющих шин, на одной из которых по вл етс  единичный потенциал (ИНФ-К), свидетельству0 ющий о приеме каналом байта состо ни .

Указанный сигнал (ИНФ-К, 71 а) поступает по первой шине первого входа блока 7 на элемент ИЛИ 66 и через элемент задержки 68 проходит на третий вход регистра 9, который:.

5, переходит в состо ние сн ти  запроса на передачу байта состо ни  (УПРА: 0). При поступлении указанного сигнала из канала 1 на вход блока 2 заканчиваетс  генераци  тактирующего (жгнала на первом выходе блока 2. Одновре0 менно состо ние выходной управл ющей шииы канала 1 (ИНФ-К) поступает на второй вход элемента И 62, на другом входе которого в этот момент имеетс  разрешаиший сигнал эле, . мента НЕ 70, вход которого соединен с выходом элемента ИЛИ 61, запрещенного по обоим входам, так как триггеры 46 и 47 наход тс  в исходном нулевом состо нии. Выходной сигнал элемента И 56 через элемент ИЛИ 62 по- / ступает в блок 10, на вь1ходе которого по вл етс  сигнал, прерывающий работу мини-ЭВМ. По сигналу прерывани  мини-ЭВМ генерирует на выходах канала управл ющие сигналы и управл ющую информацию, котора  через элементы И 50 поступает на вход регистра 9, в результате чего последний переходит в состо ние , соответствующее отключенному устройству от канала 1 (РАБ-А: 0), Сопр гаемые ЦВМ оказьшаютс  расчлененными и могут осуществл ть св зь с.другими устройствами системы. 2. Передача данных. Дл  передачи слова мини-ЭВМ на вы ходах канала 52 генерирует управл ющие сигналы и управл ющую информацию, котора  поступает на вход регистра 9, в результате чего последний переводитс  в состо ние, соответствующее запросу устройства в канала 1 на передачу байтов данных (ТРБА; 1). Указан ный сигнал с выхода регистра 9 открывает по второму входу элемент И 58. В ответ на указанный сигнал канал 1 измен ет состо ние выходных управл ющих шин, информавд  о котором в виде единичного сигнала поступает на первый вход элемента И 58. В результате на выходе этого элемента по вл етс  сигнал, который через элемент ИЛИ 63 поступает на первый вход элемента ИЛИ 11. Выходной сигнал элемента ИЛИ 11 переводит регистр 9 в состо ние, соответствующее устройству, подклю ченному к каналу 1 (РАоА: 1). Одновремен1Ю через элемент ИЛИ 62 на вход блока 10 поступает сигнал, по которому на выходе блока 10 по вл етс  выходной еигнал, информирующий мини-ЭВМ о подключении устройства к каналу 1. По сигналу прерывани  мини-ЭВМ, генериру  уп()авл ющие сигналы и управл ющую информацию , через канал 52 снимает запрос на передачу байтов данных в регистре 9 (ТРБА: передает в буферный регистр 6 код адреса и . устанавливает запрос на передачу адреса в канал 1 (АДРА; 1). В ответ на этот сигнал канал 1 измен ет состо ние выходных управл ющих щии, информащш о котором через блоки 7 на выхоДе блока 10 генерирует сигна прерьшающий работу мини-ЭВМ. По сигналу прерывани  мини-ЭВМ через канал 52 снимает запрос на передачу адреса. Далее мини-ЭВМ генерирует на одном из вы ходов канала 52, соединенном со входом блока 3, управл ющие сигналы таким образом, чт на четвертом выхода блока 3 по вл етс  управл ющий тактирующий сигнал, который пере письтает управл ющую информацию с первого выхода канала 52 в регистр 48 и триггеры 46 и 47. Данна  управл юща  информаци  содержит сведенн  о формате подключенной лошнЭВМ н выполн емой операции обмена. В соот110 ветствии с выходными сигналами регистра 48 и триггеров 46 и 47 устройство орга шзует согласование (приведение) форматов сопр гаемых ЭВМ, т.е. адаптаци  устройства под конкретную мини- (микро-) ЭВМ осуществл етс  самой же мини- (мнкро-) ЭВМ. Например, при операции ввода и разр дности подключенной мини-ЭВМ, равной 24, после указанной выще операшш триггер 46 находитс  в единичном состо шш. Кроме того, активен также один (четвертый) из быходов регистра 48, указьшающий на необходимость преобразовани  24-разр дного формата в байтовый. С этого момента на выходе элемента ИЛИ 49, соединенного по входам с выходами триггеров 27 и 28, по вл етс  потенциальный сигнал, который поступает на третий вход блока 2, блокиру  выдачу сигнала с первого выхода блока 2 и разреша  вьщачу сигнала на. Т11етий вход блока 5. Кроме того, выходной (еди шчный) сигнал триггера 27 блокирует элемент И 56 через элементы ИЛИ 61 и НЕ 70. В результате на врем  передачи данных запрещаетс  прохождение через элементы И 56 и ИЛИ 62 на вход блока 9, что свидетельствует о получении каналом 1 байта данных (сигнал квитировани , ИНФ-К). Устройство осуществл ет передачу байтов данных в блок-мультиплексном режиме, т.е. упаковка и распаковка одного блока, равного длине слова мики- (микро-) ЭВМ, выполн ютс  без вмешательства ЭВМ. Это обеспечиваетс  блоками 4 и 5 управлени  записью и чтением буферного регистра 6. Процедура состоит в следующем. Мини-ЭВМ по одному из выходов канала 52 генерирует управл ющие сигналы, которые сопровождают 24-разр дные слова дан-, ных, выставл емые по другому выходу канала 52, соединенному с одним из входов буферного регистра 6. В результате поступлени  управл ющих сигналов на вход блока 3 на шестом выходе последнего и входе элемента И 30 по вл етс  тактирующий сигнал. На другом входе этого элемента с выхода триггера 4, наход щегос  в единичном состо нии, имеетс  разрешающий сигнал. Сигнал с выхода элемента И 30 поступает в качествесчетного импульса иа вход счетчика 36 и на вход элемента 38 задержки. Состо ние счетчика 36 дешифруетс  дешифратором 37, в результате чего.элемент И 33 возбуждаетс  сигналом с выходов дешифратора 37, элемента 38 задержки и элемента ИЛИ 34. В результате на выходе элемента И 33 формируетс  сигнал, который поступает по третьей группе входов в качестве управл ющего сигнала в буферный регистр 6, в результате чего в последний записываетс  24-разр дное слово . Далее мини-ЭВМ через канал 52 и элементы И 50 переводит регистр в состошше запроса канала 1 на передачу одного байта информаПИИ (ИнФА : 1). Указанный сигнал поступает в блок 2, в результате чего на втором его входе, соединенном со входами счетчика 28 и элемента 27 задержки, генерируетс  тактовый сигнал. В ответ на сигнал-запрос передачи байта данных канал I измен ет состо ние выходных управл ющих шин таким образом, что на одной из них по вл етс  единичный потенциал - сигнал ответа канала на передачу байта данных (ИНФ-К). Информаци  состо ни  выХОДН1ЫХ управл ющих шин передаетс  в блок 2 и блок 7. По указанному сигналу заканчиваетс  генераци  выходного тактового импульса блока 2. Одновременно в блоке 7 зтот же сигнал через первый вход логического элемента ИЛИ 66 поступает на элемент 68 задержки, выходной сигнал которого поступает на третий вход регистра 9, в результате чего в последнем снимаетс  запрос на передачу одного байта данных (ИНФА : 0). Выходной тактовый сигнал блока 2 в качестве счетного импульса поступает на вход счетчика 28 и элемент 27 задержки. Состо ние счетчика дешифрируетс  дешифратором 29 и разрешает выдачу сигнала на выходе элемента И 21. Выходной сигнал элемента И 21 поступает на первые входы шифраторов 18 и 19. При этом шифратор 18 стробирован сигналом с выхода триггера 46, в то врем  как шифратор 19 блокирован. В результате на одном из выходов шифратора 18, соединенном сосоответ ствующим входом буферного регистра 6, по вл етс  сигнал, по которому первый байт инфор мации с выхода буферного регистра 6 через блок 15 поступает на входную информационную шину. Таким образом, осушествл етс  передача 1-го байта 24-разр дного слова миниЭВМ . Сигнал запроса на передачу байта данных поступающих в канал 1 с одного из выходов регистра 9 (ИНФА : 1), одновременно поступает в блок 7 на первый вход триггера 73. 8результате элемент И 60 открываетс  и при поступлении на другой его вход сигнала квитировани  из канала 1 на выходе по вл етс  отгнал, который устанавливает триггер 74 в единичное состо ние и переводит через элемент ИЛИ 64 в нулевое состо ние триггер 73 (триггер 73, элементы И 60 и ИЛИ 64 образуют формирователь). Элемент И 59 оказываетс  открытым по второму входу. В MOMeiiT отсутстви  сигнала запроса на передачу байта данных, поступающего из регистра 9(ИНФА : 0), и отсутстви  сигнала квитирова1ш  канала 1 (ИНФК : 0) первый и третий входы элемента И 59 оказьшаютс  также открытыми. Импульс с выхода элемента И 59 через элемент ИЛИ 65 переводит триггер 74 в исходное состо ние (триггер 74, элементы И 59 и ИЛИ 65 образуют формирователь). Выходной импульс элемента И 59 через элемент 112 67 задержки в качестве выходного сигнала блока 7 поступает в регистр 9 и переводит его в состо ние запроса канала 1 на передачу следующего (второго) байта данньи (ИНФА : 1). Рассмотренна  логика работы блока 7 позвол ет повторно генерировать импульсы установки запроса на передачу данных в канал 1 при наличии первоначально программно-установленного запроса. С выхода элемента И 22 импульсы поступают на вторые входы шифратора 18, в результате чего на выходе шифратора генерируетс  управл ющий сигнал, по которому передаетс  в канал 1 2-ой байт информации. 3-ий байт информации передаетс  при по влении на одном из входов пшфратора 18 выходного сигнала логического элемента И 23, который по одному из входов разрешаетс  выходным сигналом элемента ИЛИ 26, входы которого соединены с выходами регистра формата, единичное состо ние которых указывает на обработку соответственно 8-, 12- и 24-разр дных слов мини (микро-) ЭВМ. Выходной сигнал логического элемента И 23 через элемент ИЛИ 24 поступает на вход блока 10, в результате чего работа мини-ЭВМ прерываетс . По сигналу прерывани  мини-ЭВМ через канал 52 и элементы И 50 переводит регистр 9 в состо ние, соответствующее отключению устройства от канала 1 (РАБА : 0). При этом счетчики 28 и 36 переход т в исходное (нулевое) состо ние. После отключени  от канала 1 устройство ждет со стороны мини-ЭВМ нового асинхронного сигнала дл  передачи очередного слова данных, т.е. перевода регистра 9 в состо ние , соответствующее запросу, в канал 1 на передачу байтов данных. 3. Выход из св зи. Окончание передачи данных и выход из св зи может производитьс  как по инициативе универсальной ЭВМ, так и по инициативе миниЭВМ . Если инициатива окончани  передачи данных принадлежит ЕС ЭВМ, то после очередной распаковки и передачи 24-разр дного слова выходна  управл юща  шина канала 1 переходит в такое состо ние, которое, указывает миниЭВМ на окончание передачи данных (УПРК: 17. Информаци  об этом состо нии в виде единичного сигнала (71д) поступает через п тую шину первого входа и элемент ИЛИ 62 в блок 10, что вызывает прерывание работы мини-ЭВМ. По данному сигналу прерывани  мини-ЭВМ через канал 52 и элементы И 50 переводит устройство в состо ние отключени  от канала 1 (РАБА : 0). Кроме того, через элементы И 44 и 45 мини-ЭВМ переводит в исходное (нулевое ) состо ние регистр 48 формата и триггеры 46 и 47. Далее мини-ЭВМ переходит к выдаче стандартных байтов (или байта) состо ни  окончани  обмена. Дл  этого мини-ЭВМ 13 устанавливает св зь, на передачу байта состо  ш с каналом 1, как и в случае передачи байта данных. После прерывани  работы по сигналу, постзшающему от канала 1, мини-ЭВМ через канал 52 выдает в блок 3 управл ющие сигналы и байт состо ни  с признаком окончани  обмена, который поступает на один из входов буферного регистра 6. Выходной сигнал блока 3 осуществл ет запись байта состо ни  в буферный регистр 6. Далее мини-ЭВМ через канал 52 и элементы И 50 переводит регистр 9 в состо 1ше запроса канала 1 на передачу байта конечного состо ни  (УПРА : 1), что вызывает генерацию на выходе блока 2 управл ющего тактирующего сигнала (66), осуществл ющего передачу байта конечного состо ни  из буферного регистра 6 через блок 15 на один из входов (входна  информационна  щкна ) канала 1. По окончании передачи конечного байта состо ни  или нескольких байтов состо ний сштаетс , что операци  ввода заверщена. Выход из св зи по инициативе МИ1Ш-ЭВМ происходит аналогично, за исключо нием того, что это осуществл етс  на одном из тактов передачи слова данных, когда вместо очередного слова данных мини-ЭВМ передает байт конечного состо ни . Следует отметить, что на каждый сигнал пре рывани  мини-ЭВМ через канал 52 генерирует управл ющие сигналы, которые вызывают по вление на выходе блока 3 уп5ивл ющих тактирующих сигналов, которые открывают элементы И 40, в результате чего информаци  о состо нии выходных управл ющих тин канала 1 и триггера 13, регистрирующего некорректность информации, передаетс  дл  анализа через элементы ИЛИ 42 в канал 52. II. Инициатор обмена ЕС ЭВМ. Вывод данны При выполнении операции выход этапы вхождени  в св зь и выхода из св зи выполн ютс  аналогично операции ввод. Процедура передачи данных осуществл етс  следующим образом. После установлени  св зи с каналом 1 на передачу байтов данных мини-ЭВМ получает сигнал прерывани , свидетельствующий, что така  св зь уста ювлена. По данному сигналу прерывани  указанным способом осуществл етс  настройка устройства со стороны мини-ЭВМ на выполнение операции вывод с заданными форматами, в данном случае это преобразование байтов в 24-разр дное слово данных мини ЭВМ. В результате один из выходов регистра 48, указывающий на 24-разр дный формат, активен , триггер 12 находитс  в единичном состо нии . Далее мини-ЭВМ через канал 52 и элементы И 50 переводит регистр 9 в состо ни соответствующее запросу канала 1 на передачу одного байта информации (ИНФА : 1). 14 Указанное состо ние регнст в 9 передаетс  на входы канала 1, блока 7 и блока 2. В ответ канал 1 измен ет состо ние выходных управл ющих шин (ИНФК: 1), информаци  о котором поступает на входы блока 2 и блока 7. в результате чего на выходе блока 2 по вл етс  управл юи0ш тактирующий сигнал, который поступает на входы 28 и элемента 27 задержки. При этом счетчик 28 переводитс  в единичное сосго ние. После дешифрации состо ни  счетчика децшфратором 29 элемент И 21, открытый сигналами на других, формирует сигнал на первых входах цшфраторов 18 и ). При этом цшфратор 19 по одному из входов разрещен выходным сигналом триггера 47, а щифратор 18 запрещен выходным сигналом триггера 46, так .чак осу|цествл етс  операци  вывод. В результате на одном из выходов цшфратора 19 по вл етс  сигнал, который поступает на один из входов буферного регистра б и переписывает в него с 1 ыходных информационmix шин канала 1 первый байт данных. Блок 7 обрабатывает сигналы запроса и ответа аналогичным образом. Выходной сигнал блока 7 поступает на один из входов регистра 9 и снимает запрос на передачу байта да1ШЫХ.Указанное состо ние регистра 9 уттравл ющего слова передаетс  на входные управл ющие шины канала I, в результате чего канал 1 измен ет состо ние выходных управл ющих шин (ИНФК: 0), а блок 7, регистриру  исходное состо ние, вырабатывает сигнал, поступающий на вход регистра 9, и переводит последний в состо 1ше, соответствующее запросу устройства на передачу очередного байта данных (ИНФА: 1). Передача в буферный регистр 6 второго и третьего байтов данных осуществл етс  аналотчным образом. Отличие состоит в том, что счетчик 28 последовательно переходит в состо 1ше, в результате чего по одним из входов последовательно открываютс  элементы И 22 и 23. По другим «ходам эти элементы открыты выходным сигналом элемента 27 задержки. По третьему входу логический элемент И 22 открыт выходным сигналом элемента ИЛИ 25. Выходной сигнал элемента И 22 поступает на второй вход шифратора 19, в результате чего на выходе последнего по вл етс  управл ющий сигнал, который поступает на вход буферного регистра б и переписывает в него второй байт данных. При передаче третьего байта данных элемент И 23 открываетс  выходным сигналом элемента ИЛИ 26, входы которого подключены к выходам регистра 23 и на одном из который в данный момент находитс  единичный потенциал , свидетельствующий о преобразовании байтовой информации в 24-разр дное слово данных МИНИ-ЭВМ. Выходной жгнал элемента И 23 по вл етс  на третьем входе шифратора 19 что приводит к по влению на выходе последнего управл ющего сигнала, поступающего в буферный регистр 6 дл  переписи с выходных информагдаонных шин канала 1 третьего байта ванных.

Одаовременно выходной сжгнал элемента И 23 через элемент ИЛИ 24 поступает на второй вход блока 10, в результате чего на выходе последнего по вл етс  сигнал, прерываюицш работу мини-ЭВМ. По данному сигналу прерывани  мини-ЭВМ, через канал 52 генерирует управл ющие сигналы, которые поступают на вход блока 3, который открывает элементы И 39, и упакованна  информаци  с одного из выходов буферного регистра б через элементы И 39 и элементы ИЛИ 42 поступает на вход канала 52, после чего цикл передачи слова в мини-ЭВМ может быть повторен.

III. Инициатор обмена мини-ЭВМ. .

При выполнении операций ввода-вьшода по инициативе мини-ЭВМ универсальна  ЭВМ периодически вьшолн ет специальную диагностическую операцию (в терминологии ЕС ЭВМ : Проверить ввод-вьшод). Через устройство в мини-ЭВМ пересылаетс  указанна  диагностическа  команда, в соответствии с которой организуетс  передача в универсальную ЭВМ служебной информации запроса (в системе ЕС ЭВМ - это байт состо ни  Внимание)(v Прин тый байт служебной информации запроса ан лизируетс  операционной системой ЕС ЭВМ, пос- лё чего со стороны ЕС ЭВМ начинаетс  выполнение командп ввода-вывода, котора  обеспечивает передачу необходимого массива служебной информации в ЕС ЭВМ, в котором содержитс  требование мини-ЭВМ выполнить ту или иную .операцию ввода-вывода над тем или иным массивом данных. По окончании передачи массива служебной информации ЕС ЭВМ вьшолн ет затребованную операцию обмена со стороны мини-ЭВМ. Техническа  реализаци  такой тактики с помощью предлагаемого устройства по существу не отличаетс  от реализации операций ввода-вывода данных по инициативе ЕС ЭВМ.

1У. Выполнение операций ввода-вывода

с произвольной мини- (микро-) ЭВМ.

Устройство позвол ет организовать св зь и передачу данных между универсальной ЭВМ (например типа ЕС ЭВМ) и р дом произвольных мини-(микро-) ЭВМ. Разр дность шин данных интерфейса ввода-вьшода современных мини-(микро-) ЭВМ, как правило, имеет следующие значени : 8, 12, 16 и 24. Поэтому, исход  из практической направленности, а также соображений минимизации аппаратуры, устройство обеспечивает передачу информации межт/ йппынпй 4RM и МИНИ-(МИКОО-) ЭВМ с одним из указанных форматов. При работе какойлибо конкретной пары ЭВМ устройство легко адаптируетс  модульным сокращением буферного регистра 6 обмена, что приводит к минимизации оборудовани . При этом предполагаетс , что сопр гаемые ЭВМ дл  св зи с внешними устройствами имеют системы прерываний.

Рассмотрим кратко особенности работы предлагаемого устройства при сопр жении универ сальной ЭВМ (нап1жмер ЕС ЭВМ) с мини-(микро- ) ЭВМ, имеющими разр дность шин данных интерфейса ввода-вывода, отличную от 24.

Если формат данных мини-(кткро-) ЭВМ равен 8, то миии- (микро-) ЭВМ через регистр 9 настраивает устройство таким образом, что после по влени  управл ющего онгиала на одном из выходов шифратора 18 в случае операции ввода информации в ЕС ЭВМ или на одном из выходов шифратора 19 в случае операции вьшода информации из ЕС ЭВМ одновременно с передачей первого байта даииых элемент И 20 оказьтаетс  открытым .выходными сигналами и соответствующим выходом регистра 48, который соответствует 8-ра:зр диому формату шии данных интерфейса ввода-вывода юсни (микро-) ЭВМ. Выходной сигнал логического элемента И 20 через элемент ИЛИ 24 поступает на второй вход блока 10 и далее в качестве сигнала пре1 |1ваии  в мини-(NoiKpo-) ЭВМ.

0 Если разр дность шии данных интерфейса ввода-вьшода равна 12, то при передаче слов такого формата в устройстве осуществл етс  приведение значений разр дности шин данных интерфейсов универсальной ЭВМ и миш1-(мик5 ро-) ЭВМ, т.е. по прерывании мини- (микро-) ЭВМ выдает два 12-разр дных спав , которые упаковьгеаютс  устройством в 24-разр дное слово, а затем организуетс  побайтна  передача данных в ЕС ЭВМ.

..

Если миии-(микро-) ЭВМ имеет 16-разр дный формат данных иа шинах интерфейса, то за одно обращение к мини-ЭВМ устройство организует передачу в. ЕС ЭВМ только двух байт.

Таким образом, этапы вхождени  в св зь.

и выхода из св зи как трудно стандартизируемые процецуры устройство позвол ет реализовать с помощью систем прерываний на уровне Q программируемой логики, напртмер, в системе команд МИКИ-ЭВМ, а передачу данных, к которым к тому же предъ вл ютс  высокие требовани  по (Ыстродействию, реализовать аппаратно . Возможность хранени  н интерпретации предлагаемым устройством командной информации ЭВМ обеспечивает передачу данных между универсально } ЭВМ и произвольной сернйно выпускаемой мини (микро-) ЭВМ в блокмультиплексном режиме, позвол ющем соче17

Claims (5)

1. тать гибкость системы с возможностью увеличени  скорости передачи данных между ЭВМ. Формула изобретени  Устройство дл  сопр жени  двух цифровых вычислительных машин, содержащее регистр управл ющего слова, выходом соединенный с первым входом первой щ{фровой вычислительной машинь, первый выход которой подключен к первому входу блока сравнени  адресов , соединенного вторым входом с выходом регистра адреса, и к первому входу блока контрол  по модулю, первый выход которого соединен с первым входом триггера контрол , выходом соединенного с первым входом коммутатора, второй вход которого подключен к первому выходу буферного регистра обмена, а выход - к первому входу второй цифровой вычислительной машины, и блок формировани  сигнала прерывани , выход которого подключен ко второму входу вт1.рой цифровой вычислительной машины, отличающеес  тем, что, с целью расширени  области применени  устройства, в него введены блок анализа состо ни , два блока формировани  тактовых импульсов, группу элементов И, блок формировани  сигналов направлени  обмена, блоки управлени  чтением и записью и элемент ИЛИ, причем первый вход и второй выход буферного регистра обмена подключены соответственно к первому и второму входам блока контрол  по модулю первый и второй входы блока анализа состо ни  соединены соответственно с первым и вторым входами первого блока формировани  тактовых импульсов, вторым выходом и пер; вым входом первой цифровой вычислительной машины, второй вход которой соединен со вторым выходом блока контрол  по модулю, третий и четвертый входы которого подключены соответственно к первому и второму выходам блока анализа состо ни , третий выход которого соединен с третьим входом блока сравнени  адресов, четвертый и п тый выходы - соответственно с первым и вторым входами регистра управл ющего слова, а шестой и седьмой выходы - соответственно с первыми входами элемента ИЛИ и блока формировани  шгнала прерывани , вторым входом подключенного к выходу блока управлени  чтением , третий вход коммутатора соеданен с первым входом блока анализа состо ни , третий вход регистра управл ющего слова подключен к выходу элемента ИЛИ, вторым входом соединенного с выходом блока сравнени  адресов , группа входов регистра управл ющего слова подключеиа к выходам элементов И группы и первым группам входов блоков управлени  чтением и записью, втора  группа входов которого соединена с первой группой входов регистра обмена, второй груптюй вхо6874118

   дов блока управлени  чтением и группой выходов блока формировани  сигналов направлени  обмена, первый, второй и третий выходы второго блока формировани  тактовых импуль5 сов подключены соответственно к четвертому, п тому и шестому входам коммутатора, четвертый и п тый выходы - соответственно к первому и второму входам блока форКтровани  сигналов направлени  обмена, третий вход

   10 которого соединен со вторым входом буферного регистра обмена, первыми входами элементов И группы и первым выходом второй цифровой вычислительной мапшны, второй выход которой подключеч ко входу второго блоtS ка .формировани  тактовых импульсов, шестым выходом подключенного к первому входу блока управлени  Зй.тисью, седьмым выходом - ко вторым входам элементов И группы, а п тым выходом - ко второму входу триггера

   20 контрол , первый и второй выходы блока формировани  сигналов направлени  обмена соединены соответственно с третьим и четвертым входами блока анализа состо ни  и первым и вторым входами блока управлени  чтением, а

   25 третий выход - с третьим входом первого блока формировани  тактовых импульсов, первый выход которого подключен к третьему входу буферного регистра обмена, а второй выход - к третьему входу блока управлени  чте1шем, группа выходов которого соединена

   30 со второй группой входов буферного регистра обмена, четвертым входом соединенного с п тым входом блока анализа состо ни  и восьмым выходом зторого блока формировани  тактовых импульсов, а третьей группой вхо дов - с группой выходов блока управлени  записью, второй вход которого подключен ко второму выходу блока формированиу сигналов направлени  обмана, седьмой вход коммутатора соединен с первым входом буферного ре40

   гистра обмена.
2. 2. Устройство по п. 1, о т л и ч а ю щ ее с   тем, что блок управлени  чтением содержит два шифратора, выходы которых  вл ютс  группой выходов блока, первые входы соединены с первым входом первого и вьисодом второго элементов И, вторые входы - с выходом третьего элемента И, третьи входы - соответственно со вторым и первым входами

   блока, а четвертые входы - с выходом четвертого элемента И и первым входом первого элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом первого элемента И и выходом блока, первые входы

   второго, третьего и четвертого элементов И подключены через элемент задержки к третьему входу блока, вторые выхода 1 - к соответствующим выходам дешифратора, соединенного входом с выходом счетчика, вход и группа входов которого соединены соответственно с третьим входом и первой группой входов блока , треты входы второго и третьего элементов И подключены к выходу второго элемента ИЛ первый, второй, третий и четвертый входы которого подключены ко второй группе входов блока, третий вход четвертого элемента И соединен с выходом третьего элемента ИЛИ, вхо ды которого подключены соответственно к пер вому, третьему и четвертому входам второго элемента ИЛИ.
3. 3.Устройство по п. 1, о т л и ч ю щ ее с   тем, что блок управлени  записью содержит счетчик, группой входов и выходов соединенный соответственно с первой группой входов блока и входом дешифратора, а входом - с выходом перпого эпемента И и череэ элемент эадержки - с первым : входами второ го, третьего и четвертого элементов И, вторые входы которых подключены соответственно к выходам дешифратора, а третьи входы - со ответственно к выходу и первому входу перво го элемента ИЛИ и выходу второго элемента ИЛИ, входы первого элемента И  вл ютс  соответстве шо первым и вторым входами блока входы первого элемента ИЛИ подключены к соответствующим входам второй группы входов блока, входы второго элемента ИЛИ соединены соответственно с первым и вторым входами первого элемента ИЛИ, выходы второго , третьего и четвертого элементов  вл ютс  группой входов &1ока.
4. 4.Устройство по п. 1, о т л и ч а ю ш ее с   тем, что блок формировани  сигналов направлени  обмена содержит группу элементов И, входы которых подключены соответственно к первому и третьему входам блока, а выходы - к информационным входам регистра формата, выходы которого  вл ютс  группой выходов блока, а вход сброса подклю чеи ко второму входу блока и входам сброса первого и второго триггеров направлени  обмена , информадионными входами соединенных соответственно с выходами первого и второго элементов И, а выходами - соответственно с первым и вторым входами элемента ИЛИ и вторым и первым выходами блока, первые входы nepijoro и второго элементов И соеданены с первым входом блока, а вторые входы-с третьим входом блока.
5. 5.Устройство по п. 1, о т л и ч а ю щ ее с   тем, что блок аналиэа состо ни  содержит четыре элемента НЕ, семь элементов И шесть элементов ИЛИ, два элемента задержки 120 и два триггера, причем первый вход первого злемента И соединен с выходом первого эпемента НЕ, второй вход - с первым входом блока, а третий вход - с четвертым входом блока и первым входом первого элемента ИЛИ, входы ; второго; элемента И подключены соответственно к первому и третьему входам блока , Ьторой. вход первого элемента ИЛИ соединен с третьим входом блока, а выход - череэ второй элемент НЕ с первым входом третьего элемента И, выход которого соединен с одним входом второго эпемента ИЛИ, а второй вход - с первым входом блока, входы второго элемента ИЛИ по;ослючены соответствешю к первому входу блока, а выход  вл етс  седьмым выходом блока, входы четвертого эпемента И  вл ютс  первым входом блока, а выход - со вторым выходом блока и первым входом третьего элемента ИЛИ, выход которого  вл етс  шестым выходом блока, а второй вход соединен с выходом п того элемента И, первый и второй входы которого подключены соответственно к первому и второму входам блока, выходы первого и второго элементов И соединены соответственно с п тым и первым выходами блока, выход шестого элемента И череэ первый элемент эадержки соединен с третьим выходом блока, первый вход через третий элемент НЕ соединен со втортлм входом блока и первым входом первого триггера, вто1ЮЙ вход - с выходом второго триггера, а трет1Й вход череэ четвертый элемент НЕ соединеи с первым входом седьмого элемента И и первым входом блока, первый вход второго триггерт соеданен с выходом седьмого элемента И и первым входом четвертого элемента ИЛИ, а второй вход - с выходом п того элемента ИЛИ, первым входом подключенного к выходу шестого элемента И, а вторым входом - ко второму входу четвертого элемента ИЛИ, входу сброса четвертого элемента НЕ и п тому входу блока, второй вход седьмого элемента И подключен к выходу первого триггера, входы шестого элемента ИЛИ подключены к первому входу блока , а выход череэ второй элемент эадержки совФ нен с четвертым выходом блока. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СХИСР 1 628482, л. G 06 F 3/04, 1975. 2.Авторское свидетельство СССР по за вке U 2815714/18-24, кл. G 06 F 3/04, 1979 (прототип ).